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J-GLOBAL ID：201202246024969688   整理番号：12A0312168

準静的容量電圧特性と物理方程式の数値解法を使った絶縁体界面におけるトラップ密度の正確な抽出法

Exact extraction method of trap densities at insulator interfaces using quasi-static capacitance-voltage characteristics and numerical solutions of physical equations

著者 (6件)： KIMURA Mutsumi (Dep. of Electronics and Informatics, Ryukoku Univ., Otsu 520-2194, JPN) ,  KIMURA Mutsumi (Joint Res. Center for Sci. and Technol., Ryukoku Univ., Seta, Otsu 520-2194, JPN) ,  KIMURA Mutsumi (Innovative Materials and Processing Res. Center, High-Tech Res. Center, Seta, Otsu 520-2194, JPN) ,  KOJIRI Takashi (Res. and Dev. Center, Zeon Corp., Kawasaki, Kawasaki 210-9507, JPN) ,  TANABE Akihiro (Res. and Dev. Center, Zeon Corp., Kawasaki, Kawasaki 210-9507, JPN) ,  KATO Takeyoshi (Electronics Materials Div., Zeon Corp., Chiyoda, Tokyo 100-8246, JPN)
資料名： Solid-State Electronics  (Solid-State Electronics)
巻： 69  ページ： 38-42  発行年： 2012年03月 
JST資料番号： H0225A  ISSN： 0038-1101  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 絶縁体界面におけるトラップ密度(D_it)の正確な抽出法を開発した。物理方程式の準静的容量-電圧(C-V)特性と数値解法を使用する。最初に,表面電位(φ _s)を,Q=CVを絶縁体に適用することによって,C-V特性から計算する。次に,フラットバンド電圧(V_fb)を,φ _sの総変化量が禁止帯エネルギー(E_g)に等しいという事実を利用して決定する。次に,計算された表面電位(φs’)が測定されたφ _sと等しくなるように,ポアソン方程式とキャリア密度方程式を数値解析することにより,電位(φ),電子密度(n),およびホール密度(p)を,半導体全体にわたって計算する。最後に,ガウスの法則を絶縁体界面に適応することによって,D_itを抽出する。低温成膜SiN_x薄膜とSiウエハとの界面のD_itを,例として抽出する。Copyright 2012 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.

シソーラス用語： 界面 ,  *密度 ,  容量電圧特性 ,  *数値解法 ,  キャリア密度
準シソーラス用語： *トラップ密度

分類 (2件)： 界面の電気的性質一般  (BM03081H) ,  CAD,CAM  (JE10000A)

タイトルに関連する用語 (8件)： 容量電圧特性 ,  物理 ,  方程式 ,  数値解法 ,  絶縁体 ,  界面 ,  トラップ密度 ,  抽出法