オンチップ不揮発性メモリによる15μ秒の始動時間をもつ分数-N PLLシンセサイザ

LEE Jun Gyu; MASUI Shoichi

文献

J-GLOBAL ID：201202259039923034 整理番号：12A0394584

オンチップ不揮発性メモリによる15μ秒の始動時間をもつ分数-N PLLシンセサイザ

Fractional-N PLL synthesizer with 15μsec start-up time by on-chip nonvolatile memory

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資料名：
巻： 9 号： 4 ページ： 263-269 (J-STAGE) 発行年： 2012年
JST資料番号： U0039A ISSN： 1349-2543 資料種別：逐次刊行物 (A)
記事区分：短報発行国：日本 (JPN) 言語：英語 (EN)

著者らは,15μ秒の始動時間をもつ分数-N PLLシンセサイザを提案する。これは,不揮発性メモリによる,オープンループVCOキャパシタ粗設定と,それに続くVCO制御電圧設定技術を特徴とするものであり,従来の始動高速化技術で使われている,周波数検出とVCO粗同調手順をなくすことができる。標準のCMOS技術で制作されたオンチップ不揮発性メモリは,VCOコンデンサーとバラクタにおけるプロセス変動を克服するために事前に決定された較正データを格納する。プロトタイプPLLを,950μm×515μmのダイサイズで,加速化回路に10.4%の領域追加をして,0.18μmの標準CMOS技術で設計を行い,14.6μ秒の測定始動時間を示した。(翻訳著者抄録)

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発振回路

引用文献 (6件)：

[1] N. Pletcher, S. Gambini, and J. Rabaey, “A 52µW wake-up receiver with -72dBm sensitivity using an uncertain-IF architecture,” IEEE J. Solid-State Circuits, vol. 44, no. 1, pp. 269-280, Jan. 2009.
[2] S. Drago, D. Leenaerts, B. Nauta, F. Sebastiano, K. Makinwa, and L. Breems, “A 200µA duty-cycled PLL for wireless sensor nodes in 65nm CMOS,” IEEE J. Solid-State Circuits, vol. 45, no. 7, pp. 1305-1315, July 2010.
[3] M. Marutani, H. Anbutsu, M. Kondo, N. Shirai, H. Yamazaki, and Y. Watanabe, “An 18mW 90 to 77MHz synthesizer with agile auto-tuning for digital TV-tuners,” ISSCC Dig. of Tech. Papers, San Francisco, U.S.A., pp. 192-193, Feb. 2006.
[4] T.-H. Lin and Y.-J. Lai, “An agile VCO frequency calibration technique for a 10-GHz CMOS PLL,” IEEE J. Solid-State Circuits, vol. 42, no. 2, pp. 340-349, Feb. 2007.
[5] J.-G. Lee and S. Masui, “Design and optimization of program and restore operations in CMOS-compatible nonvolatile latch,” Extended Abstracts of International Conference on Solid State Devices and Materials, Nagoya, Japan, pp. 156-157, Sept. 2011.

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