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J-GLOBAL ID：201202272903202006   整理番号：12A1166388

DEPSフレームワークにおいてパレート最適なハードウェア・コンフィギュレーションを抽出するための効率的アルゴリズム

Efficient Algorithms for Extracting Pareto-optimal Hardware Configurations in DEPS Framework

著者 (5件)： KAWASHIMA Hirotaka (Graduate School of Information Sci., Nagoya Univ.) ,  ZENG Gang (Graduate School of Engineering, Nagoya Univ.) ,  TAKASE Hideki (Graduate School of Information Sci., Nagoya Univ.) ,  EDAHIRO Masato (Graduate School of Information Sci., Nagoya Univ.) ,  TAKADA Hiroaki (Graduate School of Information Sci., Nagoya Univ.)
資料名： IPSJ Transactions on System LSI Design Methodology (Web)  (IPSJ Transactions on System LSI Design Methodology (Web))
巻： 5  ページ： 133-142 (J-STAGE)  発行年： 2012年 
JST資料番号： U0110A  ISSN： 1882-6687  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： ダイナミックなエネルギー性能スケーリング(DEPS)のフレームワークを,ダイナミックな電圧周波数スケーリング(DVFS)の一般化として提案した。DEPSフレームワークは,実行時にエネルギー最適なハードウェア・コンフィギュレーションを選択する。ランタイムオーバーヘッドを低減するためには,設計段階の間にDEPSプロフィールを通してハードウェア・コンフィギュレーションのパレート最適の組み合わせを提供しなければならない。DEPSプロファイリングの課題は,指数関数的探索空間からパレート最適の組み合わせを効率的に抽出するところにある。著者らは,DEPSプロファイリングにおいて計算回数を低減させるための2つの厳密アルゴリズムを提案する。これらのアルゴリズムは,一般的な検索アルゴリズムとともに使用できる。また,著者らは,パレート-最適コンフィギュレーションを効率的に探索するための発見的アルゴリズムも提案する。大規模な実験を行なった結果,提案されたアルゴリズムが妥当な時間内にDEPSプロファイリングを完了して,最適なDEPSプロフィールを生成できることが示された。提案されたアルゴリズムは,実際にDEPSフレームワークを容易に適用することができると思われる。(翻訳著者抄録)

シソーラス用語： アルゴリズム ,  最適化 ,  *電子回路 ,  *構成 ,  *制御
準シソーラス用語： Pareto最適化 ,  *スケーリング回路 ,  *コンフィギュレーション【コンピュータ】 ,  *動的制御

分類 (1件)： ディジタル計算機ハードウェア一般  (JC04010C)

タイトルに関連する用語 (5件)： フレームワーク ,  パレート最適 ,  ハードウェア ,  コンフィギュレーション ,  効率的アルゴリズム