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J-GLOBAL ID：201202276252949006   整理番号：12A1367227

微細プロセス(22nm世代)における配線コーナー設計手法の検討

著者 (12件)： 城間誠 (パナソニックデバイスシステムテクノ) ,  山中俊輝 (リコー) ,  小笠原泰弘 (産業技術総合研) ,  金本俊幾 (ルネサスエレクトロニクス) ,  成木保文 (メンター・グラフィクス・ジャパン) ,  奥村隆昌 (富士通セミコンダクター) ,  増田弘生 (千弘技術士事務所) ,  古川且洋 (ジーダット) ,  佐藤高史 (京大) ,  橋本昌宜 (大阪大) ,  黒川敦 (弘前大) ,  田中正和 (パナソニック)
資料名： 情報処理学会シンポジウム論文集  (情報処理学会ワークショップ論文集)
巻： 2012  号： 5  ページ： 199-204  発行年： 2012年08月22日 
JST資料番号： Y0978B  ISSN： 1344-0640  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 集積回路の大規模化,微細化に伴い,タイミング検証,タイミング収束にかかる設計期間が膨大となっている。タイミング検証サインオフにおいて必要となるコーナー条件は,配線ばらつきだけに着目しても容量,RC積それぞれが最小あるいは最大となるケースを想定する必要があり,加えて温度条件,電圧条件,トランジスタばらつき等の条件を加えると,そのコーナー数は膨大となりコーナー数の削減が大きな課題となっている。本研究では,22nmプロセスを想定し,各回路バリエーションにおける配線ばらつきと遅延コーナーとの関係を調査し,従来想定されていた配線のコーナー条件時だけでなく,Nominal条件時に遅延コーナーとなり得る場合が存在することを明らかにする。また,配線長,ドライバーサイズに適切な制約を付加することで,配線コーナー条件を削減出来る可能性を示す。(著者抄録)

シソーラス用語： *配線設計 ,  *微細加工 ,  半導体プロセス ,  タイミング解析 ,  *集積回路 ,  トランジスタ ,  分散【variance】 ,  ナノテクノロジー ,  遅れ ,  レイアウト
準シソーラス用語： ナノメータテクノロジー ,  遅延

分類 (3件)： CAD,CAM  (JE10000A) ,  固体デバイス製造技術一般  (NC03030V) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 微細 ,  プロセス ,  世代 ,  コーナー ,  設計手法