デジタル信号タイミング試験用BOSTの検討

平林大樹; 荒川雄太; 河内智; 石井正道; 上森聡史; 佐藤幸志; 小林春夫; 新津葵一; 高井伸和

文献

J-GLOBAL ID：201202280883745841 整理番号：12A1600777

デジタル信号タイミング試験用BOSTの検討

Built-Out Self-Test Circuit for Digital Signal Timing

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著者 (9件)： , , , , , , , ,
資料名：
巻： ECT-12 号： 62-83.85-86 ページ： 41-46 発行年： 2012年10月04日
JST資料番号： X0578A 資料種別：会議録 (C)
記事区分：原著論文発行国：日本 (JPN) 言語：日本語 (JA)

ディジタル信号タイミング試験用BOST(built-out-self-test)としてΣΔ型TDC(time-to-digital-converter)について検討した。近年,高速IO回路が重要になってきており,その低コスト・高品質テスト技術が必要になっている。本論文では,2つの繰り返しクロック間の時間差を高時間分解能,高精度かつ簡単な回路で計測するためのディジタル信号タイミング試験用BOSTとして,ΣΔ型TDC回路を設計した。0.18μmCMOSパラメータでSpectreを用いて実施したシミュレーション,およびサイプレス社のPSoCに実装しておこなった実機での動作確認は,本回路の実用性を示した。

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半導体集積回路

引用文献 (5件)：

( 1 ) J. Moreira, H. Werkmann : "An Engineer's Guide to Automated Testing of High-Speed Interfaces", Artech House (2010)
(2)上森聡史,土井佑太1小林春夫,小林修、松浦達治、新津葵一,「シグマデルタ型タイムデジタイザ回路の検討」電気学会電子回路研究会,ECT-11-077,長崎(2011年10月20日)
(3)石井正道、上森聡史、小林春夫、土井佑太、小林修、松浦達治、新津葵一、「デジタル信号時間差測定用回路の構成の検討」第66回FTC研究会、大分(2012年1月20日)
(4) S. Uemori, M. Ishii, H. Kobayashi, Y. Doi, O. Kobayashi, T. Matsuura, K. Niitsu, F. Abe, D. Hirabayashi, "Multi-bit Sigma-Delta TDC Architecture for Digital Signal Timing Measurement", IEEE International Mixed-Signals, Sensors, and Systems Test Workshop, Taipei, Taiwan (May 2012).
( 5 ) S. Uemori, M. Ishii, H. Kobayashi, Y. Doi, O. Kobayashi, T. Matsuura, K. Niitsu, Y. Arakawa, D. Hirabayashi, Y. Yano, T. Gake, N. Takai, T. J. Yamaguchi, "Multi-bit Sigma-Delta TDC Architecture with Self-Calibration", IEEE Asia Pacific Conference on Circuits and Systems, Kaohsiung, Taiwan (Dec. 2012).

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