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J-GLOBAL ID：201202291212144268   整理番号：12A1037080

4端子ダブルゲートMOSFETのための統合スケール長

Unified Scale Length for Four-Terminal Double-Gate MOSFETs

著者 (9件)： ZHOU Xingye (Peking Univ., Beijing, CHN) ,  LIU Feng (Peking Univ., Beijing, CHN) ,  LIU Feng (Princeton Univ., NJ, USA) ,  ZHANG Lining (Hong Kong Univ. Sci. & Technol., HKG) ,  WANG Cheng (Peking Univ. Hong Kong Univ. Sci. & Technol. Shenzhen-Hong Kong Institution (Ind.-Education-Res.), Shenzhen, CHN) ,  HE Jin (Peking Univ., Beijing, CHN) ,  HE Jin (Peking Univ. Hong Kong Univ. Sci. & Technol. Shenzhen-Hong Kong Institution (Ind.-Education-Res.), Shenzhen, CHN) ,  ZHANG Xing (Peking Univ., Beijing, CHN) ,  CHAN Mansun (Hong Kong Univ. Sci. & Technol., HKG)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 59  号： 7  ページ： 1997-1999  発行年： 2012年07月 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： プレーナ技術がスケーリングの限界となり,UTB SOI,DG MOSFET,マルチゲートMOSFETなどの新デバイスがスケーリングトレンドを拡張するために提案されている。スケーリング理論の殆どはSCEの測度として使うスケール長の概念を採り入れている。実際的閾値電圧とサブ閾値スイングを得るデバイス設計指針を与える,4端子ダブルゲートMOSFETのための統合スケール長を提案する。DG MOSFETのチャネルにおけるLaplace方程式の境界条件を調べることによって,エバネッセントモード解析法を統合スケール法に拡張した。統合モデルはUTB SOIと対称GD MOSFETのデバイス構造に適用可能なことが2D TCAD設計シミュレーションで証明された。このモデルによって異なるスケーリングル-ル間の関係が説明され理解された。

シソーラス用語： 設計 ,  *MOSFET ,  短チャネル効果 ,  電圧 ,  閾値 ,  Laplace方程式 ,  境界条件 ,  CAD【計算機】 ,  シミュレーション ,  *スケーリング【計数】
準シソーラス用語： TCAD ,  サブ閾値 ,  *ダブルゲート ,  素子設計 ,  閾値電圧

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (3件)： ダブルゲートMOSFET ,  統合 ,  スケール