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J-GLOBAL ID：201202296024353242   整理番号：12A1749908

単一駆動線のバッファ挿入を用いたFPGAでの予測遅れと電力の低減

Reducing expected delay and power in FPGAs using buffer insertion in single-driver wires

著者 (2件)： BAGHERI Anahita (Advanced VLSI Lab., School of ECE, Coll. of Engineering, Univ. of Tehran, IRN) ,  MASOUMI Nasser (Advanced VLSI Lab., School of ECE, Coll. of Engineering, Univ. of Tehran, IRN)
資料名： Microelectronics Journal  (Microelectronics Journal)
巻： 43  号： 12  ページ： 1038-1045  発行年： 2012年12月 
JST資料番号： A0186A  ISSN： 0026-2692  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 本稿では,フィールドプログラマブルゲートアレイ(FPGA)の線セグメントの距離に沿った信号の送信における遅れと電力最小化の問題に取り組んだ。IC技術ノードの連続するスケーリングにより,トランジスタはより速くなる一方,線はより遅くなった。遅れと電力はFPGAの設計において最も重要な課題になると考えられた。FPGAで,交差セグメントは線セグメントの端から出てゆく,または早期のターンによる端点の前の何処かから出て行く,ことができた。本稿では,早期のターンの最適位置を得ること,それから予測遅れを含む遅れとそしてエンドツーエンド遅れの2つの型を低減すること,のための効率的方法を述べた。また,この方法を用いることにより,電力を低減できた。バッファ用の最良の寸法と場所を選ぶと同時に,バッファ挿入によるFPGA遅れと線セグメンテーションの電力を低減するための,1方法を提案した。著者らは,バッファ挿入の適切な場所として,早期のターン点を見つけるための技術を述べた。45nm技術ノードのシミュレーション結果は,提案した線セグメント構造の予測遅れがエンドツーエンド遅れ最適化だけで構築したバッファ相互接続と比較して,53%までより良い性能を持つ,ことを証明した。また著者らの結果は,電力最適化を予測電力に基づき実行した時,電力をエンドツーエンド電力を最適化しただけの場合と比較して46%改善する,ことを示した。Copyright 2012 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.

シソーラス用語： *緩衝器 ,  挿入 ,  *FPGA ,  遅れ ,  セグメント ,  トランジスタ ,  交差 ,  金属線 ,  エンドツーエンド方式 ,  セグメンテーション ,  計算機シミュレーション ,  最適化 ,  相互接続
準シソーラス用語： エンドツーエンド ,  *電力低減

分類 (2件)： 半導体集積回路  (NC03162T) ,  論理回路  (NC05070B)

タイトルに関連する用語 (4件)： バッファ ,  FPGA ,  予測 ,  遅れ