特許
J-GLOBAL ID：201203049977114659
不揮発性半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (5件)：
志賀 正武
, 高橋 詔男
, 渡邊 隆
, 鈴木 三義
, 村山 靖彦
公報種別：公開公報
出願番号（国際出願番号）：特願2010-283127
公開番号（公開出願番号）：特開2012-133833
出願日： 2010年12月20日
公開日（公表日）： 2012年07月12日
要約：
【課題】過書き込みメモリセルをビット単位で消去し、信頼性の向上した不揮発性半導体記憶装置を提供することにある。【解決手段】複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイ11と、前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファ群13と、過書き込みベリファイ動作において、前記ビット線から読み出し、前記ページバッファの前記ラッチに書き込まれたデータを、複数のビット線単位ごとに判定し、過書き込みメモリセルが検出された場合、前記ラッチに書き込まれたデータに基づいて、前記過書き込みメモリセルの閾値電圧を低下させる制御を行う制御回路20と、を有する。【選択図】図1
請求項（抜粋）：
複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、
前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファと、
過書き込み状態のメモリセルがあるか否かを判定する過書き込みベリファイ動作において、前記ページバッファの前記ラッチに書き込まれたデータを、複数の前記ページバッファ各々について判定し、過書き込みメモリセルが検出された場合、前記ラッチに書き込まれたデータに基づいて、前記過書き込みメモリセルの閾値電圧を低下させる制御を行う制御回路と、
を有することを特徴とする不揮発性半導体記憶装置。
IPC (3件)：
G11C 16/02
, G11C 16/06
, G11C 16/04
G11C17/00 611G
, G11C17/00 611A
, G11C17/00 634G
, G11C17/00 622E
5B125BA02
, 5B125CA18
, 5B125DB08
, 5B125DC02
, 5B125EA05
, 5B125EE04
, 5B125EE19
, 5B125FA01
, 5B125FA02
