特許
J-GLOBAL ID：200903085826910241
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-047571
公開番号（公開出願番号）：特開平8-249893
出願日： 1995年03月07日
公開日（公表日）： 1996年09月27日
要約：
【要約】【目的】 メモリセルのしきい値を書き込むデータに応じて所定の範囲に設定することのできる多値記憶のEEPROMを提供すること。【構成】 多値記憶のEEPROMにおいて、電気的に書き換え可能な3つの記憶状態を持つメモリセル41がマトリックス配置されたメモリセルアレイと、メモリセルアレイ中のメモリセル41に書き込み動作を行う書き込み回路と、センスアンプ43,データラッチ45及び検知回路47からなり、メモリセル41に対して書き込み動作後の書き込み不足状態を確認する第1の書き込みベリファイ回路及び書き込み過剰状態を確認する第2の書き込みベリファイ回路と、書き込み不足状態のメモリセルに対して追加書き込みを行う追加書き込み回路と、書き込み過剰のメモリセルに対して追加消去を行う追加消去回路とを設けたことを特徴とする。
請求項（抜粋）：
電気的に書き換え可能な少なくとも3つの記憶状態を持たせたメモリセルがマトリックス状に配置されたメモリセルアレイと、このメモリセルアレイ中の複数のメモリセルの書き込み動作状態を制御するデータを一時記憶するための複数のデータ回路と、前記複数のメモリセルにそれぞれ対応する前記データ回路の内容に応じて書き込み動作を行うための書き込み手段と、前記複数のメモリセルにおいてそれぞれのデータに対して書き込み動作後の書き込み不足状態を確認するための第1の書き込みベリファイ手段と、前記複数のメモリセルにおいてそれぞれのデータに対して書き込み動作後の書き込み過剰状態を確認するための第2の書き込みベリファイ手段と、前記データ回路の内容とメモリセルの書き込み動作後の状態から、書き込み不足状態のメモリセルに対して再書き込みを行うように、前記データ回路の内容を更新する手段とを備え、前記データ回路の内容に基づく書き込み動作,第1の書き込みベリファイ動作,第2の書き込みベリファイ動作,及びデータ回路の内容更新動作を前記複数のメモリセルが所定の書き込み状態になるまで繰り返しながら行うことにより、少なくとも3つの記憶状態のデータ書き込みを行うことを特徴とする半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C 17/00 510 A
, H01L 27/10 434
