特許

J-GLOBAL ID：201203061360736377

「シリコン-オン-インシュレーター」SOI型の基板のための表面処理方法

発明者： ウォルター シュワルツェンバッハ ,  セバスチャン ケルディレス ,  パトリック レノー ,  ルードビック エカルノ ,  エリック ネイレ
出願人/特許権者： ソイテック
代理人 (1件)： 特許業務法人 谷・阿部特許事務所
公報種別：公表公報
出願番号（国際出願番号）：特願2012-500238
公開番号（公開出願番号）：特表2012-520579
出願日： 2010年03月17日
公開日（公表日）： 2012年09月06日
要約：

本発明は、シリコン-オン-インシュレーターSOIタイプの基板(1)のための表面処理方法に関し、活性シリコン層(4)とシリコン内の支持層(2)との間に埋められた酸化物層(3)を含み、この方法は次の表面処理ステップの応用:a)基板(1)のラピッドサーマルアニーリングRTAと、b)活性層(4)の犠牲酸化ステップと、c)ステップb)のあとに得られる基板のラピッドサーマルアニーリングRTAと、d)ステップc)を経た基板(1’)の活性シリコン層の犠牲酸化ステップとを備え、犠牲酸化ステップb)は、第1の酸化物の厚さ(5)を除くために実施され、犠牲酸化ステップd)は、第1のものより薄い、第2の酸化物の厚さを除くために実施されることを特徴とする。

請求項（抜粋）：

活性シリコン層(4)とシリコン内の支持層(2)との間に埋められた酸化物層(3)を含む「シリコン-オン-インシュレーター」SOIタイプの基板(1)のための表面処理方法であって、前記方法は次の表面処理ステップの応用: a)前記基板(1)のラピッドサーマルアニーリングRTAと、 b)前記活性シリコン層(4)の犠牲酸化ステップと、 c)ステップb)のあとに得られる前記基板(1)のラピッドサーマルアニーリングRTAと、 d)ステップc)を経た前記基板(1’)の活性シリコン層(4’)の犠牲酸化ステップと を備え、前記犠牲酸化ステップb)は、第1の酸化物の厚さ(5)を除くために実施され、犠牲酸化ステップd)は、前記第1のものより薄い、第2の酸化物の厚さを除くために実施されることを特徴とする方法。

IPC (2件)：

H01L 27/12 ,  H01L 21/02

FI (1件)：

H01L27/12 B

引用特許：

審査官引用 (1件)

• 低いホール密度を有する薄層を得るための方法
  公報種別：公表公報   出願番号：特願2007-547685   出願人：エス.オー.アイ.テックシリコンオンインシュレーターテクノロジーズ