特許
J-GLOBAL ID：201203069916412429

半導体装置

発明者：
大久保 秀一

大久保 秀一 について

, 
鈴木 徹

鈴木 徹 について


出願人/特許権者：
サンケン電気株式会社

サンケン電気株式会社 について


公報種別：公開公報
出願番号（国際出願番号）：特願2011-114621
公開番号（公開出願番号）：特開2012-244042
出願日： 2011年05月23日
公開日（公表日）： 2012年12月10日
要約：
【課題】高い負荷短絡耐量を有する絶縁ゲート型の半導体装置を提供すること。【解決手段】第1の導電型を有する第1の半導体層と、第2の導電型を有する第2の半導体層と、前記第1導電型を有する第3の半導体層と、前記第2導電型を有する第4の半導体層と、複数の第1のトレンチと、第1のゲート絶縁膜と、第1のゲート電極と、コレクタ電極と、エミッタ電極と、を備え、前記第3の半導体層は、相対的に浅く形成された第1の領域と、相対的に深く形成された第2の領域と、を有し、前記第1の領域は、前記複数の第1のトレンチに隣接するように形成され、前記第2の領域は、前記第1の領域を介して前記複数の第1のトレンチから離間するように形成されることを特徴とする。【選択図】図1
請求項（抜粋）：
第1の導電型を有する第1の半導体層と、 前記第1の半導体層上に形成された第2の導電型を有する第2の半導体層と、 前記第2の半導体層上に形成された前記第1導電型を有する第3の半導体層と、 前記第3の半導体層上に形成された前記第2導電型を有する第4の半導体層と、 前記第3の半導体層と前記第4の半導体層とを貫通して前記第2の半導体層に到達するように形成された複数の第1のトレンチと、 前記複数の第1のトレンチの内部に沿って形成された第1のゲート絶縁膜と、 前記複数の第1のトレンチの内部に前記絶縁膜を介して形成された第1のゲート電極と、 前記第1の半導体層に電気的に接続するように形成されたコレクタ電極と、 前記第4の半導体層に電気的に接続するように形成されたエミッタ電極と、を備え、 前記第3の半導体層は、相対的に浅く形成された第1の領域と、相対的に深く形成された第2の領域と、を有し、 前記第1の領域は、前記複数の第1のトレンチに隣接するように形成され、 前記第2の領域は、前記第1の領域を介して前記複数の第1のトレンチから離間するように形成されることを特徴とする半導体装置。
IPC (3件)：
H01L 29/78 ,  H01L 29/739 ,  H01L 21/336
FI (7件)：
H01L29/78 652C ,  H01L29/78 653A ,  H01L29/78 655A ,  H01L29/78 652M ,  H01L29/78 658G ,  H01L29/78 652B ,  H01L29/78 652F
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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