特許

J-GLOBAL ID：201203099124892055

プログラマブル論理回路装置およびその回路決定方法

発明者： 末吉 敏則 ,  飯田 全広 ,  尼崎 太樹 ,  岡本 康裕
出願人/特許権者： 末吉 敏則
代理人 (2件)： 加藤 久 ,  久保山 隆
公報種別：公開公報
出願番号（国際出願番号）：特願2010-186525
公開番号（公開出願番号）：特開2012-044618
出願日： 2010年08月23日
公開日（公表日）： 2012年03月01日
要約：

【課題】論理回路の冗長性を排除することで、面積効率を高めることが可能なプログラマブル論理回路装置およびその回路決定方法を提供することを目的とする。【解決手段】プログラマブル論理回路は、構成データによる回路変更および配線スイッチ部による配線の入れ替えにより、一の論理関数を実現するゲート回路を、該一の論理関数とNPN同値類に属する他の論理関数のみを実現するゲート回路と共通させている。この回路変更は、N操作のためのプログラマブルNOTゲートによる入力反転部と、2入力NANDゲートまたは2入力ORゲートが、二分木の木構造で、それぞれの接続線の間にプログラマブルNOTゲートを介在させて接続された基本回路と、N操作のためのプログラマブルNOTゲートによる出力反転部とに、構成データを与えることにより行う。【選択図】図2

請求項（抜粋）：

コンフィギュレーションメモリに格納される構成データに基づいて、プログラマブルに回路構成されるプログラマブル論理回路と、このプログラマブル論理回路に入力する配線をプログラマブルに接続する配線スイッチ部とを備えたプログラマブル論理回路装置において、 前記プログラマブル論理回路は、一の論理関数を実現するゲート回路と、この一の論理関数とNPN同値類に属する他の論理関数を実現するゲート回路とが、構成データによる回路変更および前記配線スイッチ部による配線の入れ替えにより、同じゲート構成で形成されていることを特徴とするプログラマブル論理回路装置。

IPC (1件)：

H03K 19/177

FI (1件)：

H03K19/177

Fターム (7件)：

5J042BA01 ,  5J042BA11 ,  5J042BA19 ,  5J042CA24 ,  5J042CA25 ,  5J042CA27 ,  5J042DA01

引用特許：

出願人引用 (2件)

• プログラマブル論理セル
  公報種別：公開公報   出願番号：特願平8-128267   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
• リコンフィギャラブルロジックブロック、リコンフィギャラブルロジックブロックを備えるプログラマブル論理回路装置、および、リコンフィギャラブルロジックブロックの構成方法
  公報種別：公開公報   出願番号：特願2006-166387   出願人：株式会社半導体理工学研究センター

審査官引用 (2件)

• プログラマブル論理セル
  公報種別：公開公報   出願番号：特願平8-128267   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
• リコンフィギャラブルロジックブロック、リコンフィギャラブルロジックブロックを備えるプログラマブル論理回路装置、および、リコンフィギャラブルロジックブロックの構成方法
  公報種別：公開公報   出願番号：特願2006-166387   出願人：株式会社半導体理工学研究センター

引用文献：

出願人引用 (1件)

• COGRE: A Configuration Memory Reduced Reconfigurable Logic Cell Architecture for Area Minimization

審査官引用 (1件)

• COGRE: A Configuration Memory Reduced Reconfigurable Logic Cell Architecture for Area Minimization