特許
J-GLOBAL ID：200903034290533659

リコンフィギャラブルロジックブロック、リコンフィギャラブルロジックブロックを備えるプログラマブル論理回路装置、および、リコンフィギャラブルロジックブロックの構成方法

発明者：
末吉 敏則

末吉 敏則 について

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飯田 全広

飯田 全広 について

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尼崎 太樹

尼崎 太樹 について

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武田 和彦

武田 和彦 について

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瓶子 岳人

瓶子 岳人 について

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鈴木 伸治

鈴木 伸治 について


出願人/特許権者：
株式会社半導体理工学研究センター

株式会社半導体理工学研究センター について


代理人 (4件)： 青木 篤 ,  鶴田 準一 ,  島田 哲郎 ,  倉地 保幸
公報種別：公開公報
出願番号（国際出願番号）：特願2006-166387
公開番号（公開出願番号）：特開2007-166579
出願日： 2006年06月15日
公開日（公表日）： 2007年06月28日
要約：
【課題】構成する回路に関わらずチップの高い面積効率を維持し、高速性および低消費電力化の両立を図る。【解決手段】演算回路を構成する第1の回路211,212、および、該演算回路外の回路を構成する第2の回路213〜221を備えるリコンフィギャラブルロジックブロックであって、前記第1および第2の回路における所定の信号の設定を変化させることにより、異なる回路を構成する。【選択図】図7
請求項（抜粋）：
演算回路を構成する第1の回路、および、該演算回路外の回路を構成する第2の回路を備えるリコンフィギャラブルロジックブロックであって、 前記第1および第2の回路における所定の信号の設定を変化させることにより、異なる回路を構成するようにしたことを特徴とするリコンフィギャラブルロジックブロック。
IPC (3件)：
H03K 19/173 ,  H03K 19/177 ,  H01L 21/82
FI (3件)：
H03K19/173 101 ,  H03K19/177 ,  H01L21/82 A
Fターム (20件)：
5F064AA02 ,  5F064AA08 ,  5F064BB02 ,  5F064BB03 ,  5F064BB04 ,  5F064BB13 ,  5F064BB15 ,  5F064DD32 ,  5J042BA01 ,  5J042BA11 ,  5J042BA19 ,  5J042CA00 ,  5J042CA19 ,  5J042CA20 ,  5J042CA22 ,  5J042CA24 ,  5J042CA26 ,  5J042DA02 ,  5J042DA03 ,  5J042DA04
引用特許：
出願人引用 (5件)
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審査官引用 (3件)

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