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J-GLOBAL ID：201302200372574058   整理番号：13A0014537

TSV構造変化と3次元ICのための中継装置を有する最適化計測

TSV Geometrical Variations and Optimization Metric with Repeaters for 3D IC

著者 (3件)： NGUYEN Hung Viet (UNIST) ,  RYU Myunghwan (UNIST) ,  KIM Youngmin (UNIST)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E95-C  号： 12  ページ： 1864-1871 (J-STAGE)  発行年： 2012年 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文は3次元回路の性能と消費電力にたいするシリコン貫通ビア(TSV)の影響を評価する。我々の研究において,近隣TSVとのを考慮したTSVの物理的,電気的モデルを開発した。シミュレーションの結果,結合効果TSVを採用した3次元回路の全体性能は明確に改善された。4段積み上げ配置のリング発振器の周波数は2D平面のものと比べ2倍に増加した。さらに,TSVプロセスの変動が,製造において幾何的要素がより大きい影響を持つことを明らかにするためにモンテカルロシミュレーションにより試験された。TSVを採用した中継装置における深い研究により,性能及びエネルギー消費に関する3次元システム集積の最適化を計算する計量を提供した。我々に回路のレイアウトに使用された45nm MOSFETによるそのような最適化計量により,3次元ICにおいて干渉の最悪ケースにおける実質のTSV-TSV結合効果が予想されるので,性能においても消費電力においても最適段数は4に近づくことが発見された。(翻訳著者抄録)

シソーラス用語： *バイアホール ,  シミュレーション ,  *中継装置 ,  計量 ,  リング発振器 ,  エネルギー消費 ,  性能 ,  消費電力 ,  *構造最適化 ,  最適化
準シソーラス用語： *TSV【配線】 ,  シリコン貫通ビア ,  モンテカルロシミュレーション

分類 (2件)： 半導体集積回路  (NC03162T) ,  変復調回路  (NC05050F)

引用文献 (17件)：

• HWANG, W. New trends in low power SoC design technologies. SOC Conference, Proc. IEEE International Systems-on-Chip, 2003. 2003, 422
• GU, S. Q. Stackable memory of 3D chip integration for mobile applications. IEEE International, Electron Devices Meeting, 2008. 2008, 1-4
• ZHAO, X. Low-power and reliable clock network design for through-silicon via (TSV) based 3D ICs. IEEE Trans. Compon. Packag. Manuf. Technol. 2010, 1, 2, 1-12
• PAVLIDIS, V. F. Three-dimensional integrated circuit design. 2009, 6-16
• JOYNER, J. W. A three-dimensional stochastic wire-length distribution for variable separation of strata. Proc. IEEE International, Interconnect Technology Conference, 2000. 2000, 126-128

タイトルに関連する用語 (7件)： TSV ,  構造変化 ,  3次元 ,  IC ,  中継装置 ,  最適化 ,  計測