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J-GLOBAL ID：201102290771375870   整理番号：11A1074391

シリコン貫通ビア(TSV)ベース三次元ICのための低電力と信頼性クロックネットワーク設計

Low-Power and Reliable Clock Network Design for Through-Silicon Via (TSV) Based 3D ICs

著者 (3件)： ZHAO Xin (Georgia Inst. Technol., GA, USA) ,  MINZ Jacob (Synopsys Corp., Bangalore, IND) ,  LIM Sung Kyu (Georgia Inst. Technol., GA, USA)
資料名： IEEE Transactions on Components, Packaging, and Manufacturing Technology  (IEEE Transactions on Components, Packaging, and Manufacturing Technology)
巻： 1  号： 1/2  ページ： 247-259  発行年： 2011年01月 
JST資料番号： W0590B  ISSN： 2156-3950  CODEN： ITCPC8  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 三次元集積回路(3D IC)におけるクロック配分ネットワークは,すべての逐次素子にクロック信号を配分するために,全体スタックをカバーしている。本稿では,高信頼,低電力および低スルー三次元クロックネットワーク設計のための設計最適化技法を開発した。すなわち,クロック電力動向に対するTSV数およびTSV容量の影響を調査した。より多くのTSV支援を用いて配線長および電力消費を低減し,クロックスルー変動の良好な制御を示した。しかし,大きなTSV寄生容量の場合は,多過ぎるTSVの使用によりクロック電力を増加した。また,クロックバッファにおけるより小さな最大付加容量は,効率的に三次元クロックスルーを低下した。さらに,3D-MMM-expと称する低電力三次元クロックツリー合成アルゴリズムを開発した。実験的に,このアルゴリズムの効果を示した。

シソーラス用語： *バイアホール ,  *高密度実装 ,  *クロック ,  信頼性 ,  三次元 ,  集積回路 ,  最適化 ,  漂遊容量 ,  電力消費 ,  アルゴリズム ,  ツリー構造
準シソーラス用語： *TSV【配線】 ,  クロック分配 ,  シリコン貫通ビア ,  *ネットワーク設計 ,  寄生容量 ,  三次元実装 ,  設計最適化 ,  低電力

分類 (2件)： プリント回路  (NA05040O) ,  その他の電子回路  (NC05090X)

タイトルに関連する用語 (6件)： シリコン貫通ビア ,  TSV ,  IC ,  低電力 ,  クロックネットワーク ,  設計