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J-GLOBAL ID：201302223298077470   整理番号：13A0621837

90nm CMOSにおけるSARアーキテクチャに基づく9ビット150MS/s部分範囲ADC

A 9-Bit 150-MS/s Subrange ADC Based on SAR Architecture in 90-nm CMOS

著者 (6件)： LIN Ying-Zu (National Cheng Kung Univ., Tainan, TWN) ,  LIU Chun-Cheng (National Cheng Kung Univ., Tainan, TWN) ,  HUANG Guan-Ying (National Cheng Kung Univ., Tainan, TWN) ,  SHYU Ya-Ting (National Cheng Kung Univ., Tainan, TWN) ,  LIU Yen-Ting (Texas Tech Univ., TX, USA) ,  CHANG Soon-Jyh (National Cheng Kung Univ., Tainan, TWN)
資料名： IEEE Transactions on Circuits and Systems 1: Regular Papers  (IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻： 60  号： 3  ページ： 570-581  発行年： 2013年03月 
JST資料番号： C0226B  ISSN： 1549-8328  CODEN： ITCSCH  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,90nm CMOSにおけるSAR(継続的近似レジスタ)アーキテクチャに基づく9ビット150MS/s部分範囲ADC(AD変換器)の提案を行った。粗フラッシュADCを用いた部分範囲SAR ADCの設計法を提案し,単調スイッチング手法を用いたSAR ADCのための設計考慮事項について論じた。フラッシュおよびSAR ADCから構成された部分範囲ADCの詳細について述べ,その中で,SAR ADCおよび部分範囲ADCのタイミングダイアグラムの比較,単調スイッチング手法を用いたSAR ADCと,異なるCADC解像度を持つフラッシュSAR ADCの静的性能を示した。プロトタイプ設計を行い,ADCアーキテクチャ,非同期クロックジェネレータ,粗ADC設計について論じ,粗および精ADCの比較を行った。評価実験を行い,ここで提案した低電力フラッシュADCでは,スイッチングのマージングによる高速化を実現しており,提案SAR ADCの小さな入力範囲と低解像度により,高精度性および高速性が得られることを示した。

シソーラス用語： *AD変換器 ,  ハイブリッド方式 ,  *半導体集積回路 ,  スイッチング ,  *CAD【計算機】 ,  回路設計 ,  評価試験 ,  半導体チップ ,  クロック ,  システムアーキテクチャ
準シソーラス用語： *ADC【変換器】 ,  *CMOS集積回路 ,  クロックジェネレータ ,  フラッシュADC

分類 (3件)： AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T) ,  CAD,CAM  (JE10000A)

タイトルに関連する用語 (4件)： CMOS ,  SAR ,  アーキテクチャ ,  ADC