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J-GLOBAL ID：201302242324352030   整理番号：13A0015156

断続トレンチゲート集積によるLDMOSデバイスの重要なオン抵抗低減

Significant On-Resistance Reduction of LDMOS Devices by Intermitted Trench Gates Integration

著者 (4件)： ERLBACHER Tobias (Fraunhofer Inst. Integrated Systems and Device Technol. (IISB), Erlangen, DEU) ,  BAUR Anton J. (Fraunhofer Inst. Integrated Systems and Device Technol. (IISB), Erlangen, DEU) ,  FREY Lothar (Fraunhofer Inst. Integrated Systems and Device Technol. (IISB), Erlangen, DEU) ,  FREY Lothar (Univ. Erlangen-Nuremberg, Erlangen, DEU)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 59  号： 12  ページ： 3470-3476  発行年： 2012年12月 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： LDMOSFETはゲートドライバやロジック回路と組み合わせてスマートパワーICを作る。オン抵抗(R_DS,on)を下げるために様々な工夫がされているが,これらのプロセスは同一チップ上のロジックやメモリに影響を与えてしまう。LDMOSデバイスに断続トレンチゲートを使ってオン抵抗を低減することを提案する。トレンチ構造はスマートパワーICへの集積が可能である。2D TCADシミュレーションを使って,50VLDMOSでR_DS,onを145mΩ・mm²から94mΩ・mm²に下げ,ブロッキング特性に影響しないことを示した。さらに,静的および動的消費電力に関してデバイスパラメータを解析した。高周波動作時の電力損失を解析すると,トレンチゲートによる入力容量の増加はメガヘルツの高スイッチング周波数が要求されない場合には許容できることがわかった。

シソーラス用語： MOS集積回路 ,  MOSFET ,  電力トランジスタ ,  半導体素子 ,  モデリング ,  *オン抵抗 ,  ゲート【半導体】 ,  構造 ,  電気損失 ,  素子構造 ,  電流電圧特性
準シソーラス用語： *LDMOS ,  *トレンチゲート構造 ,  パワーMOSFET ,  電力損失 ,  電力半導体素子 ,  半導体素子モデリング ,  分割ゲート

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (4件)： トレンチゲート ,  集積 ,  LDMOS ,  オン抵抗