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J-GLOBAL ID：201302264847039614   整理番号：13A0413498

機械語の複数部分を高速化するCPU密結合型ハードウェアアクセラレータ

Speeding up Multiple Sections of Binary Code by Hardware Accelerator Tightly Coupled with CPU

著者 (5件)： 佐竹俊亮 (関西学院大 理工) ,  石浦菜岐佐 (関西学院大 理工) ,  田村真平 (関西学院大 理工) ,  冨山宏之 (立命館大 理工) ,  神原弘之 (京都高度技術研)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 112  号： 377(RECONF2012 61-89)  ページ： 69-73  発行年： 2013年01月09日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 本稿では,機械語プログラムの指定区間をCPUと密結合するハードウェアアクセラレータに変換する手法において,複数の区間を処理対象にするためのハードウェア構成法を提案する。それぞれの区間をハードウェアに変換してCPUに並列接続するのではなく,一つのハードウェアモジュールが複数の区間の処理を実行できる構成をとる。これにより,複数の処理の間でハードウェア資源や制御が共有できるため,ハードウェアの利用効率が良くなる。また,プログラムの複数区間が合成可能になれば,アクセラレータからのソフトウェアサブルーチンの呼び出し等,複雑な制御構造を扱うことも可能になる。(著者抄録)

シソーラス用語： *機械語 ,  *高速化 ,  中央処理装置 ,  *加速器 ,  モジュール ,  プログラム構造 ,  効率 ,  ハードウェア ,  *組込みシステム
準シソーラス用語： ハード/ソフト協調設計 ,  高位合成 ,  *ハードウェアアクセラレータ ,  制御構造【プログラム】 ,  利用効率

分類 (1件)： 専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (4件)： 機械語 ,  高速化 ,  CPU ,  ハードウェアアクセラレータ