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J-GLOBAL ID：201302270071399399   整理番号：13A1519607

三次元分割された回路SoCテストラッパ設計のTSV最小化

TSV Minimization for Circuit - Partitioned 3D SoC Test Wrapper Design

著者 (4件)： Cheng Yuanqing (Inst. of Computing Technol., Chinese Acad. of Sciences State Key Lab. of Computer Architecture, Beijing) ,  Zhang Lei (Inst. of Computing Technol., Chinese Acad. of Sciences State Key Lab. of Computer Architecture, Beijing) ,  Han Yinhe (Inst. of Computing Technol., Chinese Acad. of Sciences State Key Lab. of Computer Architecture, Beijing) ,  Li Xiaowei (Inst. of Computing Technol., Chinese Acad. of Sciences State Key Lab. of Computer Architecture, Beijing)
資料名： Journal of Computer Science and Technology  (Journal of Computer Science and Technology)
巻： 28  号： 1  ページ： 119-128  発行年： 2013年 
JST資料番号： W0182A  ISSN： 1000-9000  CODEN： JCTEEM  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 英語 (EN)

抄録/ポイント： 半導体工学が進み続けている一方,グローバルなオンチップ配線はトランジスタと同じ一歩で比例せず,将来のギガスケールICの性能と統合の主要なボトルネックになった。三次元l(3D)統合は,垂直方向における種々の回路モジュールを統合するためにシリコン貫通ビア(TSV)を取り込むことによってムーアの法則を支えるために提案され,配線スケール問題に取り組む最も有望な技術の1つであると信じられている。独特の特性のため,多くの研究機会があり,本論文では,三次元システムオンチップ(SoC)の中に組み込まれたコアの分割された回路のテストラッパ最適化に焦点を当てる。まず第一に,個々の組み込みコアのテスト期間を最小にするために既存の二次元SoCアルゴリズムを使用する。加えて,垂直配線,すなわち,TSVは,試験ラッパを構築するために同様に考慮に入れられて使用される。これはTSVが,通常不整合問題に取り組むためにパッドを接着しながら採用して,経路選定の輻輳.をもたらす有意な平面チップ面積を占領するからである。本論文では,テスト期間を否定的に影響を受けさせずに,テストラッパチェイン建設において使用されるTSVの個数を下げる発見的アルゴリズムのシリーズを提案する。それは,2つの段階,すなわち,で走査チェーン配置と機能入出力挿入で,その両方がTSV計算を著しく減少できる。広範囲な実験評価によって,著者らの方式によって設計されたテストラッパチェイン構造が,テストTSVの個数を劇的に縮減できることを示し,すなわち,事実上,ランダム方式に比べて60.5%,直感的方式に比べて26%の削減となる。Data from the ScienceChina, LCAS. Translated by JST

シソーラス用語： *超LSI ,  アルゴリズム ,  バイアホール ,  回路モジュール ,  法則 ,  トランジスタ ,  面積 ,  工学
準シソーラス用語： Mooreの法則 ,  *SOC【IC】 ,  システムオンチップ ,  シリコン貫通ビア ,  チップ面積 ,  発見的アルゴリズム ,  半導体工学

分類 (1件)： 人工知能  (JE08000Z)

タイトルに関連する用語 (6件)： SOC ,  テスト ,  ラッパ ,  設計 ,  TSV ,  最小化