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J-GLOBAL ID：201302291945346727   整理番号：13A0014585

統計的雑音モデルとタイミング解析を使ったタイミング改良のための配電網の最適化

Power Distribution Network Optimization for Timing Improvement with Statistical Noise Model and Timing Analysis

著者 (3件)： ENAMI Takashi (Dep. of Information Systems Engineering, Osaka Univ.) ,  SATO Takashi (Dep. of Communications and Computer Engineering, Kyoto Univ.) ,  HASHIMOTO Masanori (Dep. of Information Systems Engineering, Osaka Univ.)
資料名： IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers))
巻： E95-A  号： 12  ページ： 2261-2271 (J-STAGE)  発行年： 2012年 
JST資料番号： F0699C  ISSN： 0916-8508  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 陽表的にタイミングを扱う配電網用の最適化手法を提案した。デカップリングキャパシタンス(デキャップ)が必ずしもサイクル中のスイッチングタイミングに依存するゲート遅延を改良しないことと,送電線の拡張が電圧を局部的に低下させている事実に気付き,これらに研究の的を定めた。上述の事実を解決するために,最適化を誘導するデキャップサイズと電力線幅へのタイミングの効率的な感度計算を考案した。統計的雑音モデリングとタイミング解析をベースにした提案手法は,近似及び随伴感度解析を使って感度計算を加速した。実験結果は,感度解析をベースにしたデキャップ配置は,与えられたデキャップ予算の範囲で最悪ケースの回路遅れを効率的に最小化することを示した。最大のデキャップ配置に比べると,デキャップの全量が40%に減った中でさえ,デキャップによる遅れの改良は3.13%まで増えた。提案手法を使ったワイヤ寸法は,同じ回路遅れに達するのに必要なワイヤ資源を11.5%まで減らした。(翻訳著者抄録)

シソーラス用語： モデル ,  *タイミング解析 ,  *配電系統 ,  *最適化 ,  遅延特性 ,  コンデンサ
準シソーラス用語： ゲート遅延 ,  デカップリングコンデンサ ,  雑音モデル ,  *配電網

分類 (1件)： 配電(事業者側)  (NB05040R)

引用文献 (17件)：

• ENAMI, T. Decoupling capacitance allocation for timing with statistical noise model and timing analysis. Proc. ICCAD, Nov. 2008. 2008, 420-425
• MITSUHASHI, T. Power and ground network topology optimization for cell based VLSIs. Proc. DAC, June 1992. 1992, 524-529
• TAN, X.-D. S. Fast power/ground network optimization based on equivalent circuit modeling. Proc. DAC, June 2001. 2001, 550-554
• LI, H. Partitioning-based approach to fast on-chip decap budgeting and minimization. Proc. DAC, June 2005. 2005, 170-175
• SU, H. Optimal decoupling capacitor sizing and placement for standard-cell layout designs. IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst. 2003, 22, 4, 428-436

タイトルに関連する用語 (5件)： 統計 ,  雑音モデル ,  タイミング解析 ,  配電 ,  最適化