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J-GLOBAL ID：201302298351289892   整理番号：13A1106397

直接数値周波数シンセサイザに対して設計した5.3-GHz32ビット累算器

A 5.3-GHz 32-bit accumulator designed for direct digital frequency synthesizer

著者 (6件)： Chen Jianwu (Inst. of Microelectronics,Chinese Acad. of Sciences Key Lab. of Microelectronics Devices & Integrated ...) ,  Wu Danyu (Inst. of Microelectronics,Chinese Acad. of Sciences Key Lab. of Microelectronics Devices & Integrated ...) ,  Zhou Lei (Inst. of Microelectronics,Chinese Acad. of Sciences Key Lab. of Microelectronics Devices & Integrated ...) ,  Wu Jin (Inst. of Microelectronics,Chinese Acad. of Sciences Key Lab. of Microelectronics Devices & Integrated ...) ,  Jin Zhi (Inst. of Microelectronics,Chinese Acad. of Sciences Key Lab. of Microelectronics Devices & Integrated ...) ,  Liu Xinyu (Inst. of Microelectronics,Chinese Acad. of Sciences Key Lab. of Microelectronics Devices & Integrated ...)
資料名： Chinese Science Bulletin  (Chinese Science Bulletin)
巻： 57  号： 19  ページ： 2480-2487  発行年： 2012年 
JST資料番号： A0206B  ISSN： 1001-6538  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 英語 (EN)

抄録/ポイント： キャリー伝播トポロジーによる32ビット・パイプライン累算器を,直接数値周波数シンセサイザに対して実装した。面積と電力消費を抑制する一貫した時間を増加させるために,事前スキュー・レジスタの数を低減する方法を提案した。その数は在来型のパイプライン累算器の29%に減少した。異なるサイズのトランジスタによる加算器回路の伝播遅延対バイアス電流を調べ,著者らは開回路時定数法を採用することによる遅延を分析し,伝播遅延に基づく加算器の設計を最適化する方法を議論した。32ビット加算器に対するクロック・トレースは大きく負荷となり,それに40のレジスタが連結している。そのシミュレーション結果に比べて,最大誤差は8%以下である。さらに,分化クロック・トレースは臨界長よりはるかに長く,伝送路として処理しなければならない。したがってクロック分配法とターミネーション・スキームが,高い品質と低いスキュー・クロック信号を得るために,多重型ターミネーション・スキームを伝送路インピーダンスに合致するよう提案した。32ビット累算器は5.3GHzで機能的に作動することを測定した。Data from the ScienceChina, LCAS. Translated by JST

シソーラス用語： 数値 ,  *周波数シンセサイザ ,  *設計 ,  ビット ,  *累算器 ,  パイプライン ,  加算器 ,  クロック ,  信号歪 ,  成端 ,  計画 ,  トレース【計算機】 ,  回路 ,  伝搬 ,  遅れ

分類 (1件)： ディジタル計算機ハードウェア一般  (JC04010C)

タイトルに関連する用語 (5件)： 数値 ,  周波数シンセサイザ ,  設計 ,  ビット ,  累算器