周辺相互接続におけるI/O及び計算負荷軽減デバイスのための2レベルのアドレストランスレーションを用いるIOMMU

発明者： , ,
出願人/特許権者：
代理人 (3件)：早川裕司 , 佐野良太 , 村雨圭介
公報種別：公表公報
出願番号（国際出願番号）：特願2012-521868
公開番号（公開出願番号）：特表2013-500524
出願日： 2010年07月24日
公開日（公表日）： 2013年01月07日
要約：

【解決手段】コンピュータシステムのシステムメモリへのI/Oデバイスによる要求を制御するためのIOMMUは、制御論理及びキャッシュメモリを含む。制御論理は、I/Oデバイスからの要求において受信されるアドレスをトランスレートしてよい。要求が処理アドレス空間識別子(PASID)プレフィックスを伴うトランザクション層プロトコル(TLP)パケットを含む場合には、制御論理は2レベルのゲストトランスレーションを実行してよい。従って、制御論理は、ゲストページテーブルのセットにアクセスして、要求において受信されるアドレスをトランスレートしてよい。最後のゲストページテーブル内のポインタは、入れ子にされたページテーブルのセット内の第1のテーブルを指し示す。制御論理は、入れ子にされたページテーブルのセットにアクセスしてシステムメモリ内の物理ページに対応するシステム物理アドレス(SPA)を得るために、最後のゲストページテーブル内のポインタを用いてよい。キャッシュメモリは完了したトランスレーションを記憶する。【選択図】図5

請求項（抜粋）：

コンピュータシステムのシステムメモリへのI/Oデバイスによる要求を制御するための入力/出力(I/O)メモリ管理ユニット(IOMMU)であって、前記I/Oデバイスからの要求において受信されるアドレスをトランスレートするように構成される制御論理と、前記制御論理に結合され完了したトランスレーションを記憶するように構成されるキャッシュメモリとを備え、処理アドレス空間識別子(PASID)プレフィックスを含むトランザクション層プロトコル(TLP)パケットを前記要求において受信することに応答して、前記制御論理は2レベルのゲストトランスレーションを実行するように構成され、前記制御論理は前記要求において受信される前記アドレスをトランスレートするためにゲストページテーブルのセットにアクセスするように構成され、最後のゲストページテーブル内のポインタは入れ子にされたページテーブルのセット内の第1のテーブルを指し示し、前記制御論理は、入れ子にされたページテーブルの前記セットにアクセスして前記システムメモリ内の物理ページに対応するシステム物理アドレス(SPA)を得るために、最後のゲストページテーブル内の前記ポインタを用いるように構成されるIOMMU。

IPC (1件)：

G06F 12/10

FI (3件)：

G06F12/10 505B , G06F12/10 553Z , G06F12/10 555

Fターム (9件)：

5B005KK13 , 5B005KK16 , 5B005LL03 , 5B005LL04 , 5B005MM36 , 5B005MM51 , 5B005RR04 , 5B005RR05 , 5B005RR12

引用特許：

審査官引用 (4件)

特開平4-308953
メモリ・アドレスの変換およびピン止めのための方法およびシステム
公報種別：公開公報出願番号：特願2007-166028 出願人：インターナショナル・ビジネス・マシーンズ・コーポレーション
代替ページのプールを使用してDMA書込みページ障害をコンピュータにより管理するための方法、装置、及びコンピュータ・プログラム
公報種別：公開公報出願番号：特願2007-071774 出願人：インターナショナル・ビジネス・マシーンズ・コーポレーション

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