特許
J-GLOBAL ID：201303009310759690

組込み安全テスト機能を有する集積回路

発明者：
フォレスト,グレン・エイ

フォレスト,グレン・エイ について

, 
ラマー,ワシントン

ラマー,ワシントン について


出願人/特許権者：
アレグロ・マイクロシステムズ・エルエルシー

アレグロ・マイクロシステムズ・エルエルシー について


代理人 (5件)： 小野 新次郎 ,  小林 泰 ,  富田 博行 ,  星野 修 ,  西山 文俊
公報種別：公開公報
出願番号（国際出願番号）：特願2013-088148
公開番号（公開出願番号）：特開2013-140184
出願日： 2013年04月19日
公開日（公表日）： 2013年07月18日
要約：
【課題】組込み安全テスト信号を伝達し、分配するために集積回路とともにオフセット制御ノードおよびオフセット機能を使用する。【解決手段】集積回路10において組込み安全テストを行う方法は、組込み安全テスト制御信号48を組込み安全テスト制御ノード50で受け取るステップと、デジタルセルフテスト信号36を発生するステップと、デジタルセルフテスト信号に応答してアナログセルフテスト信号40を発生するステップと、組込み安全テスト制御信号に応答してアナログセルフテスト信号を、ロジック回路34により制御するステップと、を含み、ロジック回路は、組込み安全テスト制御ノードに結合されているロジック回路制御ノード34aを備え、ロジック回路制御ノードは前記1または複数のアナログセルフテスト信号をオフセット制御ノード20aに結合するステップを制御する。【選択図】図1
請求項（抜粋）：
組込み安全テスト制御信号を組込み安全テスト制御ノードで受け取るステップと、 1または各複数のデジタルセルフテスト信号を発生するステップと、 前記1または複数のデジタルセルフテスト信号に応答して1または各複数のアナログセルフテスト信号を発生するステップと、 前記組込み安全テスト制御信号に応答して前記1または複数のアナログセルフテスト信号を、1以上のロジック回路により制御するステップと、を含み、 前記1または複数のロジック回路は、前記組込み安全テスト制御ノードに結合されている1または各複数のロジック回路制御ノードを備え、前記1または複数のロジック回路制御ノードは前記1または複数のアナログセルフテスト信号を前記1または各複数のオフセット制御ノードに結合するステップを制御する、 を含む集積回路において組込み安全テストを行う方法。
IPC (1件)：
G01D 5/244
FI (1件)：
G01D5/244 K
Fターム (15件)：
2F077AA01 ,  2F077NN02 ,  2F077NN04 ,  2F077NN17 ,  2F077NN21 ,  2F077NN24 ,  2F077TT26 ,  2F077TT35 ,  2F077TT58 ,  2F077TT66 ,  2F077TT71 ,  2G017AD53 ,  2G017AD55 ,  2G017BA05 ,  2G017BA15
引用特許：
出願人引用 (10件)
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審査官引用 (10件)
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