デジタル変調信号発生装置およびデジタル変調信号発生方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：早川誠志
公報種別：公開公報
出願番号（国際出願番号）：特願2011-285938
公開番号（公開出願番号）：特開2013-135400
出願日： 2011年12月27日
公開日（公表日）： 2013年07月08日
要約：

【課題】サンプリングクロックの周期より短い時間のタイミング調整を可能にする。【解決手段】遅延処理部22は、FIFOメモリ24A、24Bに記憶したベーバンド信号I、Qに対する読み出しが、サンプリングクロックの周期に所望の整数倍を乗じた時間だけ遅れるようにメモリ制御部25により制御して、ベースバンド信号にサンプリングクロックの周期の所望の整数倍の遅延を付与する粗調部23と、連続して入力される複数のベースバンド信号と予め設定された複数のフィルタ係数との乗算を行い、その総和を出力するデジタルフィルタ27A、27Bに対して、その出力信号にサンプリングクロックの周期より短い時間単位の所望の遅延が付与されるために必要なフィルタ係数を係数メモリ31から読み出して設定し、入力されるベースバンド信号にサンプリングクロックの周期より短い時間単位の所望の遅延を付与する微調部26とにより構成されている。【選択図】図1

請求項（抜粋）：

ベースバンド信号を所定のサンプリングクロックに同期して出力するベースバンド信号発生部(21)と、前記ベースバンド信号発生部から出力されるベースバンド信号に所望の遅延を与えて出力する遅延処理部(22)とを有し、前記遅延処理部から出力されるベースバンド信号によって変調された変調信号を出力するデジタル変調信号発生装置であって、前記遅延処理部は、入力されるベースバンド信号を順次記憶し、該記憶したベースバンド信号の読み出しを記憶順に行うメモリ(24A、24B)と、該メモリに記憶したベーバンド信号に対する読み出しが、前記サンプリングクロックの周期に所望の整数倍を乗じた時間だけ遅れるように制御するメモリ制御部(25)とからなり、入力されるベースバンド信号に前記サンプリングクロックの周期の所望の整数倍の遅延を付与して出力する粗調部(23)と、連続して入力される複数のベースバンド信号と予め設定された複数のフィルタ係数との乗算を行い、その総和を出力するデジタルフィルタ(27A、27B)と、該デジタルフィルタから出力される信号に前記サンプリングクロックの周期より短い時間単位の所望の遅延が付与されるために必要な複数組のフィルタ係数を予め記憶している係数メモリ(31)と、該係数メモリから前記サンプリングクロックの周期より短い時間単位の遅延が所望値となるためのフィルタ係数を読み出して前記デジタルフィルタに設定する係数設定部(32)とを含み、入力されるベースバンド信号に前記サンプリングクロックの周期より短い時間単位の所望の遅延を付与する微調部(26)とにより構成されていることを特徴とするデジタル変調信号発生装置。

IPC (2件)：

H04L 27/36 , H04L 27/20

FI (2件)：

H04L27/00 F , H04L27/20 Z

Fターム (4件)：

5K004AA05 , 5K004AA08 , 5K004FF05 , 5K004JF04

引用特許：

審査官引用 (2件)

信号発生器
公報種別：公開公報出願番号：特願平8-269398 出願人：株式会社アドバンテスト
クロック同期制御検証装置
公報種別：公開公報出願番号：特願平5-142114 出願人：株式会社東芝

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