特許

J-GLOBAL ID：201303012574551257

小ページサイズの書込みと消去を有する電気的消去可能プログラマブル読出し専用メモリ

発明者： ブライス,トレヴァー ,  ソワーズ,デイヴィッド ,  バーネット,フィリップ.シー
出願人/特許権者： シリコン ストレージ テクノロジー、 インク.
代理人 (2件)： 稲葉 良幸 ,  大貫 敏史
公報種別：特許公報
出願番号（国際出願番号）：特願2001-581285
特許番号：特許第4966472号
出願日： 2001年04月26日
請求項（抜粋）：

【請求項1】 複数の行及び列の1つ以上に配置された不揮発性フローティングゲートメモリセルのアレイであって、該複数のセルの1つ以上が、複数のページの1つ以上を形成するように電気結合され、前記セルの各々が、第一の領域と、離間した第二の領域と、前記第一の領域及び前記第二の領域との間のチャネル領域と、フローティングゲートと、制御ゲートとを有し、前記アレイが、 複数のページ-ワード線であって、各ページ-ワード線が前記ページのうちの1つにおいて1つ以上の前記メモリセルの前記制御ゲートに接続する複数のページ-ワード線と、 複数のページ-ソース線であって、各ページ-ソース線が前記ページのうちの1つにおいて全ての前記メモリセルの前記第二の領域に接続する複数のページ-ソース線と、 複数のビット線であって、各ビット線が前記メモリセル列のうちの1つにおいて全ての前記メモリセルの前記第一の領域に接続する複数のビット線と、 複数の行及び列に配置された複数の制御回路であって、各制御回路が前記各ページの前記ページ-ワード線と前記ページ-ソース線に信号を選択的に結合する複数の制御回路と、 複数の制御回路行線であって、各制御回路行線が制御回路行内の全ての前記制御回路に接続し、前記各制御回路行線が前記制御回路行内の全ての前記制御回路の中での選択的結合を可能にする複数の制御回路行線と、 複数のワード線であって、前記ワード線の1つ以上が前記制御回路列の各々の前記制御回路の全てに接続し、前記複数のワード線が前記制御回路によって前記複数のページ-ワード線に選択的に接続された複数のワード線と、 複数のソース線であって、前記ソース線の1つ以上が前記制御回路列の各々の前記制御回路の全てに接続し、前記複数のソース線が前記制御回路によって前記複数のページ-ソース線に選択的に結合された複数のソース線と、を備えるアレイ。

IPC (8件)：

G11C 16/06 ( 200 6.01) ,  H01L 29/792 ( 200 6.01) ,  H01L 29/788 ( 200 6.01) ,  H01L 21/336 ( 200 6.01) ,  H01L 27/115 ( 200 6.01) ,  H01L 21/8247 ( 200 6.01) ,  G11C 16/02 ( 200 6.01) ,  G06K 19/07 ( 200 6.01)

FI (7件)：

G11C 17/00 633 A ,  H01L 29/78 371 ,  H01L 27/10 434 ,  G11C 17/00 601 U ,  G11C 17/00 611 G ,  G11C 17/00 612 F ,  G06K 19/00 N

引用特許：

審査官引用 (1件)

• データ処理システムにおける漸進的にプログラム可能な不揮発性メモリおよびその漸進的なプログラム方法
  公報種別：公開公報   出願番号：特願平4-216438   出願人：モトローラ・インコーポレイテッド