特許

J-GLOBAL ID：201303015351933890

電源制御可能領域を有する半導体集積回路

発明者： 小田 泰大
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 家入 健
公報種別：公開公報
出願番号（国際出願番号）：特願2013-085356
公開番号（公開出願番号）：特開2013-191853
出願日： 2013年04月16日
公開日（公表日）： 2013年09月26日
要約：

【課題】電源制御可能領域を有する半導体集積回路において、電源制御動作のテストをできる半導体集積回路を提供する。【解決手段】電源制御スイッチ310A、310Bは、複数のスイッチセル17で構成されるスイッチ系列310A、310Bを有する。電源制御可能領域300は、出力ノード330A、330Bをスイッチ系列ごとに備える。出力ノード330A、330Bは、電源制御スイッチの各スイッチ系列310A、310Bの最終段を通過した電源制御信号CTLを電源制御可能領域300の外部に出力する。チップは、出力ノード330A、330Bからの出力を外部に出力する出力端子340A,340Bを備える。スキャンパステストを挿入する場合、観測用フリップフロップを各出力ノードに対応して設ける。これら観測用フリップフロップがスキャンパスチェーンを構成するように接続する。【選択図】図1

請求項（抜粋）：

第1の電源ラインと、 第2の電源ラインと、 前記第1の電源ラインと前記第2の電源ラインの間に接続されており、所定の回路に接続されている第1のスイッチと、 前記第1の電源ラインと前記第2の電源ラインの間に接続されており、所定の回路に接続されている第2のスイッチと、 前記第1のスイッチに接続される第1の制御信号線と、 前記第2のスイッチに接続される第2の制御信号線と、 前記第1の制御信号線及び前記第2の制御信号線からの制御信号がそれぞれ入力される論理ゲートと、 前記論理ゲートと接続され、前記論理ゲートの出力を外部に出力する端子と、を有し、 前記第1の制御信号線は、前記第1の電源ラインと交差する方向に延在している ことを特徴とする半導体集積回路。

IPC (4件)：

H01L 21/822 ,  H01L 27/04 ,  G01R 31/28 ,  H01L 21/66

FI (4件)：

H01L27/04 T ,  G01R31/28 V ,  H01L27/04 D ,  H01L21/66 F

Fターム (21件)：

2G132AA01 ,  2G132AB02 ,  2G132AD15 ,  2G132AG01 ,  2G132AH00 ,  2G132AK07 ,  2G132AL12 ,  4M106AC07 ,  5F038CA05 ,  5F038CD02 ,  5F038CD12 ,  5F038CD16 ,  5F038DF08 ,  5F038DT02 ,  5F038DT04 ,  5F038DT06 ,  5F038DT07 ,  5F038DT10 ,  5F038DT15 ,  5F038EZ09 ,  5F038EZ20

引用特許：

出願人引用 (4件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願2007-195521   出願人：株式会社ルネサステクノロジ
• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願2007-054323   出願人：株式会社ルネサステクノロジ
• 半導体集積回路
  公報種別：公開公報   出願番号：特願2008-209586   出願人：株式会社ルネサステクノロジ
• 半導体装置
  公報種別：公開公報   出願番号：特願2008-115320   出願人：ソニー株式会社