特許
J-GLOBAL ID：200903039540616603
半導体集積回路
発明者：
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出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2008-209586
公開番号（公開出願番号）：特開2009-010980
出願日： 2008年08月18日
公開日（公表日）： 2009年01月15日
要約：
【課題】電源電圧を制御する回路ブロックを流用する場合に貫通電流を防止するためのインターフェースの再設計の手間を緩和する。【解決手段】第1ノードと第2ノードとの間の電位差である第1電圧の第1電源が供給される第1回路ブロック(BLK2)、及び第1回路ブロックの出力を第1回路ブロックの外部に送信するための第1変換回路(MIO4)を備える第1チップ(CHP1)と、第3ノードと第4ノードとの間の電位差である第2電圧の第2電源が供給される第2回路ブロック、及び第1変換回路からの出力を前記第2電圧に変換して第2回路ブロックに送信するための第2変換回路とを備える第2チップ(CHP2)とを有する。前記第1回路ブロックは、第1電源が供給される第1モードと第1電源が供給されない第2モードとを有し、第1変換回路は、第1回路ブロックが第2モードの場合は、第1ノード又は第2ノードの電位を前記第2変換回路に送信する。【選択図】図1
請求項（抜粋）：
第1トランジスタ、第1ノード及び第2ノードを有し、前記第1ノードと前記第2ノードとの間の電位差である第1電圧の第1電源が供給される第1回路ブロックと、前記第1回路ブロックの出力信号の信号振幅を前記第1回路ブロックの外部に送信するための第1変換回路とを具備する第1チップと、
第2トランジスタ、第3ノード及び第4ノードを有し、前記第3ノードと前記第4ノードとの間の電位差である第2電圧の第2電源が供給される第2回路ブロックと、前記第1変換回路からの出力信号の信号振幅を前記第2電圧に変換して前記第2回路ブロックに送信するための第2変換回路とを具備する第2チップとを有し、
前記第1回路ブロックは、前記第1電源が供給される第1モードと前記第1電源が供給されない第2モードとを有し、
前記第1変換回路は、前記第1回路ブロックが前記第2モードの場合は、前記第1ノード又は前記第2ノードの電位を前記第2変換回路に送信し、
前記第1チップと前記第2チップとは、異なるチップであることを特徴とする半導体集積回路装置。
IPC (6件)：
H03K 19/00
, H03K 19/094
, H03K 19/017
, H03K 19/018
, H01L 21/822
, H01L 27/04
H03K19/00 A
, H03K19/094 B
, H03K19/00 101J
, H03K19/00 101L
, H03K19/094 D
, H03K19/00 101E
, H01L27/04 F
5F038BH13
, 5F038CA03
, 5F038CD02
, 5F038CD12
, 5F038CD16
, 5F038DF05
, 5F038DF08
, 5F038DT06
, 5F038EZ07
, 5F038EZ20
, 5J056AA00
, 5J056AA11
, 5J056BB02
, 5J056BB17
, 5J056BB19
, 5J056CC00
, 5J056CC21
, 5J056DD13
, 5J056DD29
, 5J056EE06
, 5J056EE07
, 5J056FF06
, 5J056GG07
, 5J056GG09
, 5J056GG12
, 5J056GG13
, 5J056GG14
, 5J056KK01
, 5J056KK02
出願人引用 (6件)
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審査官引用 (6件)
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