特許

J-GLOBAL ID：201303018317880760

メモリ制御装置、情報処理装置およびメモリ制御方法

発明者： 沼倉 覚 ,  池田 純一 ,  鈴木 暢 ,  竹尾 光治 ,  佐藤 哲也 ,  ▲高▼橋 啓行
出願人/特許権者： 株式会社リコー
代理人 (1件)： 酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2011-153339
公開番号（公開出願番号）：特開2013-020450
出願日： 2011年07月11日
公開日（公表日）： 2013年01月31日
要約：

【課題】メモリに対するデータの書き込みと読み出しを時分割で交互に行う場合であっても、メモリへのデータの書き込みや読み出しを高速に行って、効率のよいデータ転送を実現することができるようにする。【解決手段】メモリコントローラ30は、シーケンス制御部310と、メモリコントロール部320とを備える。シーケンス制御部310は、ライトパケットとリードパケットとが混在するパケットシーケンスを入力し、ライトパケットが第1所定数連続し、リードパケットが第2所定数連続するように、パケットの並びを変更する。メモリコントロール部320は、シーケンス制御部310によりパケットの並びが変更されたパケットシーケンスを入力し、ライトパケットとリードパケットの並び順に従って、ライトパケットに応じたライトコマンドと、リードパケットに応じたリードコマンドとをフレームメモリ31に出力する。【選択図】図11

請求項（抜粋）：

メモリに対するデータの書き込みおよび読み出しを制御するメモリ制御装置であって、 前記データの書き込み要求を含むライトパケットと、前記データの読み出し要求を含むリードパケットと、を含むパケットシーケンスを入力し、前記ライトパケットが第1所定数連続し、前記リードパケットが第2所定数連続するように、前記パケットシーケンスに含まれる前記ライトパケットと前記リードパケットの並びを変更するシーケンス制御部と、 前記シーケンス制御部から前記パケットシーケンスを入力し、前記ライトパケットと前記リードパケットの並び順に従って、前記ライトパケットに応じたライトコマンドと前記リードパケットに応じたリードコマンドとを前記メモリに出力するコマンド出力部と、を備えることを特徴とするメモリ制御装置。

IPC (2件)：

G06F 12/00 ,  G06F 13/12

FI (3件)：

G06F12/00 571A ,  G06F13/12 330A ,  G06F12/00 580

Fターム (4件)：

5B014GC05 ,  5B014GC06 ,  5B014GC15 ,  5B060CA05

引用特許：

審査官引用 (2件)

• メモリ制御装置及び方法
  公報種別：公開公報   出願番号：特願2002-071321   出願人：ソニー株式会社
• 画像処理システム
  公報種別：公開公報   出願番号：特願2004-062379   出願人：NECアクセステクニカ株式会社