特許
J-GLOBAL ID：201303023878615075
回路シミュレーション方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2011-271228
公開番号（公開出願番号）：特開2013-122704
出願日： 2011年12月12日
公開日（公表日）： 2013年06月20日
要約：
【課題】ディープNウェルがPウェル領域に拡散するのを考慮することにより、基板寄生抵抗抽出精度の向上を図る。【解決手段】基板にPウェルとディープNウェルとが形成される半導体集積回路のウェル領域をそれぞれ複数の抵抗セグメントから構成される複数のメッシュに分割し、それに基づいて基板ノイズ解析を行う。このとき、上記ディープNウェルの上記Pウェル領域への拡散状況に応じて、上記Pウェルと上記基板とを繋ぐ抵抗の並列成分を削減することにより、抵抗値の上昇を表現する処理(304)を演算処理装置に実行させる。上記Pウェルと上記基板とを繋ぐ抵抗の並列成分が削減されることにより、ディープNウェルがPウェル領域に拡散することによって生じる抵抗値の上昇を基板寄生抵抗抽出に反映させることができるので、基板寄生抵抗抽出精度の向上を図ることができる。【選択図】図3
請求項（抜粋）：
基板にPウェルとディープNウェルとが形成される半導体集積回路のウェル領域をそれぞれ複数の抵抗セグメントから構成される複数のメッシュに分割し、それに基づいて基板ノイズ解析を行う回路シミュレーション方法であって、
上記ディープNウェルの上記Pウェル領域への拡散状況に応じて、上記Pウェルと上記基板とを繋ぐ抵抗の並列成分を削減することにより、抵抗値の上昇を表現する処理を演算処理装置に実行させる回路シミュレーション方法。
IPC (1件)：
FI (3件)：
G06F17/50 666V
, G06F17/50 666L
, G06F17/50 666S
5B046AA08
, 5B046BA03
, 5B046JA01
, 5B046JA04
