特許
J-GLOBAL ID：201303024991819210
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
特許業務法人快友国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2012-011902
公開番号（公開出願番号）：特開2013-152983
出願日： 2012年01月24日
公開日（公表日）： 2013年08月08日
要約：
【課題】縦型の半導体素子の表面電極と裏面電極を短絡させることなく、半導体素子の表面と裏面にそれぞれリードフレームを配置する構成の半導体装置を製造することができる方法を開示する。【解決手段】縦型のIGBT20の表面に第1リードフレーム30を配置し、IGBT20の裏面に第2リードフレーム40を配置する。この際、第1端子部34と、3個の第2端子部44、45、46とが、IGBT20の表面に対して鉛直方向において互いに重なり合わない位置に配置される。第1リードフレーム30の第1外枠部38と第2リードフレーム40の第2外枠部48を互いに圧接させる。第1外枠部38と第2外枠部48とを互いに圧接させた状態で、IGBT20と、第1リードフレーム30の第1基部32と、第2リードフレーム40の第2基部とを樹脂で封止する。第1外枠部38と第2外枠部48とを除去する。【選択図】図1
請求項（抜粋）：
表面と裏面とにそれぞれ1又は複数の電極を有する縦型の半導体素子を準備する半導体素子準備工程と、
前記半導体素子の表面に形成された1個の電極と対向する第1基部と、前記第1基部の外側に配置され、前記第1基部に連結される少なくとも1個の第1連結端子部と、前記第1基部と前記第1連結端子部の外側に設けられ、前記第1基部と前記第1連結端子部のうち少なくとも一方と連結されている第1外枠部とを有する第1リードフレームを準備する第1リードフレーム準備工程と、
前記半導体素子の裏面に形成された1個の電極と対向する第2基部と、前記第2基部の外側に配置され、前記第2基部に連結される少なくとも1個の第2連結端子部と、前記第2基部と前記第2連結端子部の外側に設けられ、前記第2基部と前記第2連結端子部のうち少なくとも一方と連結されている第2外枠部とを有する第2リードフレームを準備する第2リードフレーム準備工程と、
前記半導体素子の表面に形成された前記1個の電極と前記第1基部とが接触するように前記第1リードフレームを配置し、前記半導体素子の裏面に形成された前記1個の電極と前記第2基部とが接触するように前記第2リードフレームを配置する配置工程と、
前記第1リードフレームの前記第1基部が前記半導体素子の表面に形成された前記1個の電極に押圧されると共に前記第2リードフレームの前記第2基部が前記半導体素子の裏面に形成された前記1個の電極に押圧されるように、前記第1リードフレームの前記第1外枠部と前記第2リードフレームの前記第2外枠部を互いに圧接させる圧接工程と、
前記第1外枠部と前記第2外枠部とを互いに圧接させた状態で、前記半導体素子と、前記第1基部と、前記第2基部とを樹脂で封止する封止工程と、
前記第1外枠部と前記第2外枠部とを除去する除去工程と、
を備え、
前記配置工程では、前記第1連結端子部と前記第2連結端子部とが前記半導体素子の表面に対して鉛直方向において互いに重なり合わない位置に配置される、
半導体装置の製造方法。
IPC (3件)：
H01L 23/48
, H01L 25/07
, H01L 25/18
H01L23/48 G
, H01L25/04 C
出願人引用 (5件)
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審査官引用 (5件)
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