特許
J-GLOBAL ID：201303027187052363
半導体装置
発明者：
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出願人/特許権者：
公報種別：再公表公報
出願番号（国際出願番号）：JP2011063461
公開番号（公開出願番号）：WO2011-162116
出願日： 2011年06月13日
公開日（公表日）： 2011年12月29日
要約：
【課題】所望の論理回路を構成する記憶素子ブロックの総量を減らすことを図る。【解決手段】N(Nは、2以上の整数)本のアドレス線と、N本のデータ線と、複数の記憶部であって、各記憶部は、前記N本のアドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、前記ワード線とデータ線に接続し、真理値表を構成するデータをそれぞれ記憶し、前記ワード線から入力される前記ワード選択信号により、前記データを前記データ線に入出力する複数の記憶素子を有する、複数の記憶部と、を備え、前記記憶部のN本のアドレス線は、前記記憶部の他のN個の記憶部のデータ線に、それぞれ接続するとともに、前記記憶部のN本のデータ線は、前記記憶部の他のN個の記憶部のアドレス線に、それぞれ接続する半導体装置が提供される。【選択図】図24
請求項（抜粋）：
N(Nは、2以上の整数)本のアドレス線と、
N本のデータ線と、
複数の記憶部であって、各記憶部は、
前記N本のアドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、
前記ワード線とデータ線に接続し、真理値表を構成するデータをそれぞれ記憶し、前記ワード線から入力される前記ワード選択信号により、前記データを前記データ線に入出力する複数の記憶素子を有する、複数の記憶部と、を備え、
前記記憶部のN本のアドレス線は、前記記憶部の他のN個の記憶部のデータ線に、それぞれ接続するとともに、前記記憶部のN本のデータ線は、前記記憶部の他のN個の記憶部のアドレス線に、それぞれ接続することを特徴とする半導体装置。
IPC (1件)：
FI (1件)：
Fターム (15件)：
5J042BA01
, 5J042BA11
, 5J042CA00
, 5J042CA08
, 5J042CA13
, 5J042CA15
, 5J042CA17
, 5J042CA20
, 5J042CA22
, 5J042CA23
, 5J042CA24
, 5J042CA25
, 5J042CA26
, 5J042DA01
, 5J042DA04
