特許

J-GLOBAL ID：201303027705787771

半導体装置

発明者： 酒井 景子 ,  大塚 健一 ,  三浦 成久
出願人/特許権者： 三菱電機株式会社
代理人 (2件)： 吉竹 英俊 ,  有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2013-124461
公開番号（公開出願番号）：特開2013-179361
出願日： 2013年06月13日
公開日（公表日）： 2013年09月09日
要約：

【課題】JFET抵抗を効果的に低減させることが可能な半導体装置を提供する。【解決手段】MOSFETは、SiC基板1上に形成されたn型のSiCドリフト層2と、SiCドリフト層2の上部に形成されたp型の一対のベース領域3と、n型の一対のソース領域4とを備え、一対のベース領域3の各々は、ソース領域4よりJFET領域側部分である第1部分3aと、ソース領域4下部に形成された第2部分3bとを備えている。第1部分3aは表面側より底部側で高いp型の不純物濃度を有し、JFET領域は第1部分3aより深い部分で幅が広い。【選択図】図1

請求項（抜粋）：

SiC基板と、 前記SiC基板上に形成された第1導電型のドリフト層と、 前記ドリフト層の上部に形成され、第1導電型である一対のソース領域と、 前記一対のソース領域間に設けられた、第1導電型のJFET領域と、 前記ドリフト層の上部に、前記ソース領域の前記JFET領域側の端部から前記JFET領域側に形成された一対の第1部分と、前記ソース領域の下部に前記第1部分に接して前記第1部分より深く形成され、前記第1部分の第2導電型の不純物濃度より高い第2導電型の不純物濃度を有する一対の第2部分と、からなり、それぞれ第2導電型を有する一対のベース領域と、 前記ドリフト層の上面に、一対の前記ソース領域及び前記ベース領域並びに前記JFET領域を跨ぐようにゲート絶縁膜を介して形成されたゲート電極と、 を備え、 前記第1部分は、表面側より底部側で高い第2導電型の不純物濃度分布を有し、 前記JFET領域は、前記第1部分よりも深い部分で幅が広い、 ことを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 ,  H01L 29/12 ,  H01L 29/739

FI (5件)：

H01L29/78 652E ,  H01L29/78 652T ,  H01L29/78 652C ,  H01L29/78 652J ,  H01L29/78 655A

引用特許：

審査官引用 (2件)

• 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2006-063966   出願人：三菱電機株式会社
• 半導体装置および半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2006-001970   出願人：三菱電機株式会社