特許

J-GLOBAL ID：201303031102259450

シングルイベント耐性のラッチ回路

発明者： 久保山 智司 ,  新藤 浩之 ,  飯出 芳弥 ,  槙原 亜紀子
出願人/特許権者： 独立行政法人 宇宙航空研究開発機構 ,  HIREC株式会社
代理人 (5件)： 熊倉 禎男 ,  大塚 文昭 ,  西島 孝喜 ,  須田 洋之 ,  近藤 直樹
公報種別：公開公報
出願番号（国際出願番号）：特願2013-110027
公開番号（公開出願番号）：特開2013-201770
出願日： 2013年05月24日
公開日（公表日）： 2013年10月03日
要約：

【課題】シングルイベントトランジェント(SET)現象が発生してもそれの回路への影響を排除することができるラッチ回路を提供する。【解決手段】データラッチ回路(6)において、入力段に並列インバータを追加し、入力データ信号Dを別々のインバータを経由させて、第1のトランスミッションゲート(6S1)を通じて第1のインバータ(6I9)へ、及び第2のトランスミッションゲート(6S2)を通じて第2のインバータ(6I11)へ接続し、デュアルポートインバータ(6IP1)の2つのインバータ6I9と6I11とを完全に分離する。【選択図】図11

請求項（抜粋）：

1組の入力を受け取るための2入力と、2出力を有するデュアルポートインバータであって、当該1組の入力は当該デュアルポートインバータにそれぞれ第1のトランスミッションゲート(6S1)及び第2のトランスミッションゲート(6S2)を介して結合したようなデュアルポートインバータ(6IP1)と、 前記デュアルポートインバータ(6IP1)の2出力に2入力で結合した、2出力を有するデュアルポートクロックドインバータ(6IP2)と、 前記デュアルポートインバータ(6IP1)の2出力及び前記デュアルポートクロックドインバータ(6IP2)の2出力の少なくとも1つに接続した出力と、を有することを特徴とするシングルイベント耐性ラッチ回路。

IPC (2件)：

H03K 3/356 ,  H03K 3/037

FI (2件)：

H03K3/356 D ,  H03K3/037 Z

Fターム (8件)：

5J034AB06 ,  5J034CB01 ,  5J034DB08 ,  5J043AA06 ,  5J043EE01 ,  5J043HH01 ,  5J043JJ10 ,  5J043KK02

引用特許：

出願人引用 (1件)

• 特許第6696874号
  

審査官引用 (1件)

• 特許第6696874号