特許
J-GLOBAL ID：201303031480055161

ナノワイヤチャネルを有する半導体装置の製造方法およびこの装置を用いた半導体装置の製造方法

発明者：
ポ-イ クオ

ポ-イ クオ について

, 
ティエン-シェン チャオ

ティエン-シェン チャオ について

, 
イ-シェン ル

イ-シェン ル について


出願人/特許権者：
国立交通大学

国立交通大学 について


代理人 (1件)： ▲吉▼川 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2012-082485
公開番号（公開出願番号）：特開2013-140928
出願日： 2012年03月30日
公開日（公表日）： 2013年07月18日
要約：
【課題】ナノワイヤチャネルを有する半導体装置の製造方法を提供することを目的とする。【解決手段】基板上に第1TEOS酸化膜と、第1中間材料層と、第2TEOS酸化膜によって形成されたスタック構造を形成し、スタック構造をパターニングすることでチャネル領域を定義し、チャネル領域の一部の第1中間材料層を除去することで、チャネル領域のスタック構造の側面に凹部を形成し、基板とスタック構造上に半導体層を形成して凹部にはめ込み、半導体層をパターニングすることでソース領域とドレイン領域を定義し、またソース領域とドレイン領域の間にあるチャネル領域において一部を重ね合わせる。ソース領域とドレイン領域と凹部の外にある半導体層を除去する。スタック構造を除去することによって、凹部の半導体層を露出させ、チャネルを形成する。ゲート酸化膜を成膜してチャネルを覆い、ゲート絶縁膜をゲート酸化膜に成膜する。【選択図】図2D
請求項（抜粋）：
基板上にスタック構造を形成し、前記スタック構造は下部から上部に向かって少なくとも第1TEOS酸化膜と第1中間材料層と第2TEOS酸化膜の三層構造であり、 前記スタック構造をパターンすることで少なくともチャネル領域を定義し、 前記チャネル領域における一部の前記第1中間材料層を除去することで、前記チャネル領域にある前記スタック構造の側面に少なくとも1つの凹部を形成し、 前記基板と前記スタック構造上に半導体層を形成し、前記凹部内にはめ込み、 前記半導体層をパターニングすることでソース領域とドレイン領域を定義し、また前記チャネルは前記ソース領域と前記ドレイン領域の間にあり、一部が堆積しており、 前記ソース領域と、前記ドレイン領域と前記凹部の外にある前記半導体層を除去し、 前記スタック構造を除去することで、前記凹部に存在する前記半導体層を露出させ、少なくとも1つのチャネルを形成し、 ゲート酸化膜を成膜することで前記チャネルを覆い、 ゲート絶縁膜を前記ゲート酸化膜上に形成するという前記工程を含むことを特徴とするナノワイヤチャネルを有する半導体装置の製造方法。
IPC (2件)：
H01L 29/786 ,  H01L 21/336
FI (6件)：
H01L29/78 618C ,  H01L29/78 618B ,  H01L29/78 627C ,  H01L29/78 626C ,  H01L29/78 617K ,  H01L29/78 618A
Fターム (28件)：
5F110AA16 ,  5F110CC10 ,  5F110DD01 ,  5F110EE02 ,  5F110EE08 ,  5F110EE09 ,  5F110EE22 ,  5F110EE42 ,  5F110EE45 ,  5F110FF02 ,  5F110FF27 ,  5F110FF29 ,  5F110GG01 ,  5F110GG02 ,  5F110GG03 ,  5F110GG13 ,  5F110GG15 ,  5F110GG22 ,  5F110GG25 ,  5F110GG30 ,  5F110GG42 ,  5F110GG44 ,  5F110GG45 ,  5F110HJ13 ,  5F110HM04 ,  5F110PP01 ,  5F110PP03 ,  5F110PP10
引用特許：
出願人引用 (2件) 審査官引用 (2件)
引用文献：
出願人引用 (1件) 審査官引用 (1件)

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