特許
J-GLOBAL ID：201303031846144600

半導体装置の製造方法

発明者：
永井 朗

永井 朗 について

, 
川端 泰典

川端 泰典 について

, 
榎本 哲也

榎本 哲也 について


出願人/特許権者：
日立化成株式会社

日立化成株式会社 について


代理人 (4件)： 長谷川 芳樹 ,  清水 義憲 ,  酒巻 順一郎 ,  近藤 寛
公報種別：公開公報
出願番号（国際出願番号）：特願2012-255454
公開番号（公開出願番号）：特開2013-048296
出願日： 2012年11月21日
公開日（公表日）： 2013年03月07日
要約：
【課題】製造工程において半導体ウエハ上に形成される接着剤層の性能低下が抑えられる半導体装置の製造方法を提供する。【解決手段】 半導体装置の製造方法の実装処理工程は、突出電極10aを埋め込むように、半導体ウエハ10の主面S1上にバックグラインドテープF2を設置するテープ設置工程と、半導体ウエハの裏面S2を研削し、半導体ウエハ10を薄化する研削工程と、研削工程で得られたバックグラインドテープF2と半導体ウエハ10との積層体をダイシングするダイシング工程と、ダイシング工程で得られたバックグラインドテープF2と半導体チップ224との積層チップを実装基板41にマウントし、バックグラインドテープF2によって半導体チップ224を実装基板41に接着させるチップ接着工程と、を備え、バックグラインドテープF2が弾性層31と粘着層33とを有する。【選択図】図18
請求項（抜粋）：
突出電極が主面から突出して形成された半導体チップを実装基板上に実装する実装処理工程を含み、前記半導体チップを用いた半導体装置の製造方法であって、 前記実装処理工程は、 前記突出電極を埋め込むように、半導体ウエハの前記主面上にバックグラインドテープを設置するテープ設置工程と、 前記バックグラインドテープが設置された面の反対側に位置する前記半導体ウエハの裏面を研削し、前記半導体ウエハを薄化する研削工程と、 前記研削工程で得られた前記バックグラインドテープと前記半導体ウエハとの積層体をダイシングするダイシング工程と、 前記ダイシング工程で得られた前記バックグラインドテープと前記半導体チップとの積層チップを、前記バックグラインドテープ側を前記実装基板に向けた状態で前記実装基板にマウントし、前記バックグラインドテープによって前記半導体チップを前記実装基板に接着させるチップ接着工程と、 を備え、 前記バックグラインドテープが弾性層と粘着層とを有する、半導体装置の製造方法。
IPC (3件)：
H01L 21/304 ,  H01L 21/301 ,  H01L 23/12
FI (4件)：
H01L21/304 622J ,  H01L21/304 631 ,  H01L21/78 Q ,  H01L23/12 501P
Fターム (12件)：
5F057AA11 ,  5F057BA21 ,  5F057BA26 ,  5F057CA14 ,  5F057CA24 ,  5F057CA31 ,  5F057CA38 ,  5F057DA14 ,  5F057EC08 ,  5F057EC09 ,  5F057FA16 ,  5F057FA30
引用特許：
出願人引用 (6件)
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審査官引用 (4件)
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