半導体集積回路装置

発明者： ,
出願人/特許権者：
代理人 (3件)：宮崎昭夫 , 石橋政幸 , 緒方雅昭
公報種別：特許公報
出願番号（国際出願番号）：特願2000-126813
公開番号（公開出願番号）：特開2001-312886
特許番号：特許第4704541号
出願日： 2000年04月27日
公開日（公表日）： 2001年11月09日
請求項（抜粋）：

【請求項1】入力信号を受ける第1入力端子と第1出力端子とを有し、クロック信号に基づいて生成される第1動作タイミング信号に応答して動作を行なう第1ラッチ回路と、前記入力信号を受ける第2入力端子と第2出力端子とを有し、前記クロック信号に基づいて生成される第2動作タイミング信号に応答して動作を行なう第2ラッチ回路と、前記第1出力端子からの第1出力信号を受ける第3入力端子と、前記第2出力端子からの第2出力信号を受ける第4入力端子と、第3出力端子とを有する選択回路とを備え、前記選択回路は、前記第1出力信号に対応した信号を前記第3出力端子に伝える第1動作と、前記第1出力信号と第2出力信号とが異なるときに前記第1出力信号に代えて第2出力信号を前記第3出力端子に伝える第2動作を行ない、前記第2動作タイミング信号は、前記第1動作タイミング信号に対して遅れて発生され、前記第2のラッチ回路は、前記第1動作のときに前記第2動作タイミング信号を次のサイクルの前記クロック信号に基づいてリセットすること又は前記第1出力信号と第2出力信号との一致検出信号に応じて前記第2動作タイミング信号をリセットすることによって前記第2のラッチ回路の動作期間を短い動作期間に制限することを特徴とする半導体集積回路装置。

IPC (4件)：

G11C 11/4096 ( 200 6.01) , G11C 11/4091 ( 200 6.01) , G11C 11/401 ( 200 6.01) , G11C 29/34 ( 200 6.01)

FI (4件)：

G11C 11/34 354 H , G11C 11/34 353 A , G11C 11/34 371 A , G11C 29/00 671 Q

引用特許：

審査官引用 (4件)

半導体記憶装置
公報種別：公開公報出願番号：特願平7-032710 出願人：セイコーエプソン株式会社
半導体メモリ装置の読出し回路
公報種別：公開公報出願番号：特願平7-194263 出願人：株式会社リコー
メモリアレイ用の二重動的センスアンプ
公報種別：公開公報出願番号：特願平5-325000 出願人：エスジーエス-トムソンマイクロエレクトロニクス,インコーポレイテッド

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