特許
J-GLOBAL ID：201303043269366868

シフトレジスタ及び半導体装置

発明者：
山崎 舜平

山崎 舜平 について

, 
小山 潤

小山 潤 について

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津吹 将志

津吹 将志 について

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野田 耕生

野田 耕生 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


公報種別：公開公報
出願番号（国際出願番号）：特願2013-048929
公開番号（公開出願番号）：特開2013-168210
出願日： 2013年03月12日
公開日（公表日）： 2013年08月29日
要約：
【課題】トランジスタのリーク電流を低減し、論理回路の誤動作を抑制する。【解決手段】チャネル形成層としての機能を有する酸化物半導体層を含み、チャネル幅1μmあたりのオフ電流が1×10-13A以下であるトランジスタを有し、入力信号として、第1の信号、第2の信号、及びクロック信号である第3の信号が入力され、入力された第1の信号乃至第3の信号に応じて電圧状態が設定された第4の信号及び第5の信号を出力信号として出力する構成とする。【選択図】図1
請求項（抜粋）：
第1段目の論理回路と第2段目の論理回路とを有するシフトレジスタであって、 前記第1段目の論理回路及び前記第2段目の論理回路は、それぞれ、第1の論理回路と第2の論理回路とを有し、 前記第1の論理回路は、入力信号として、第1の信号、第2の信号、及びクロック信号である第3の信号が入力され、入力された前記第1の信号乃至前記第3の信号に応じて電圧状態が設定された第4の信号を出力し、 前記第2の論理回路は、入力信号として、前記第1の信号、前記第2の信号、及び前記第3の信号が入力され、入力された前記第1の信号乃至前記第3の信号に応じて電圧状態が設定された第5の信号を出力し、 前記第1段目の論理回路の前記第4の信号は、前記第2段目の論理回路の前記第1の信号として入力され、 前記第1段目の論理回路の前記第5の信号は、前記第2段目の論理回路の前記第2の信号として入力され、 前記第1の論理回路は、第1のトランジスタ乃至第4のトランジスタ、並びに第1の容量素子を有し、 前記第1のトランジスタのゲートには前記第3の信号が入力され、前記第1のトランジスタのソース及びドレインの一方には前記第1の信号が入力され、 前記第2のトランジスタのゲートは前記第1のトランジスタのソース及びドレインの他方に電気的に接続され、前記第2のトランジスタのソース及びドレインの一方に高電源電圧が与えられ、前記第2のトランジスタのソース及びドレインの他方の電圧が前記第4の信号の電圧となり、 前記第3のトランジスタのゲートには前記第3の信号が入力され、前記第3のトランジスタのソース及びドレインの一方には前記第2の信号が入力され、 前記第4のトランジスタのゲートは前記第3のトランジスタのソース及びドレインの他方に電気的に接続され、前記第4のトランジスタのソース及びドレインの一方は前記第2のトランジスタのソース及びドレインの他方に電気的に接続され、前記第4のトランジスタのソース及びドレインの他方は低電源電圧が入力され、 前記第1の容量素子の第1の電極は前記第4のトランジスタのゲートに電気的に接続され、前記第1の容量素子の第2の電極に前記低電源電圧が入力され、 前記第2の論理回路は、第5のトランジスタ乃至第8のトランジスタ、並びに第2の容量素子を有し、 前記第5のトランジスタのゲートには前記第3の信号が入力され、前記第5のトランジスタのソース及びドレインの一方には前記第2の信号が入力され、 前記第6のトランジスタのゲートは前記第5のトランジスタのソース及びドレインの他方に電気的に接続され、前記第6のトランジスタのソース及びドレインの一方に高電源電圧が与えられ、前記第6のトランジスタのソース及びドレインの他方の電圧が前記第5の信号の電圧となり、 前記第7のトランジスタのゲートには前記第3の信号が入力され、前記第7のトランジスタのソース及びドレインの一方には前記第1の信号が入力され、 前記第8のトランジスタのゲートは前記第7のトランジスタのソース及びドレインの他方に電気的に接続され、前記第8のトランジスタのソース及びドレインの一方は前記第6のトランジスタのソース及びドレインの他方に電気的に接続され、前記第8のトランジスタのソース及びドレインの他方は前記低電源電圧が入力され、 前記第2の容量素子の第1の電極は前記第8のトランジスタのゲートに電気的に接続され、前記第2の容量素子の第2の電極に前記低電源電圧が入力され、 前記第1のトランジスタ乃至前記第8のトランジスタのそれぞれは、チャネル形成層としての機能を有する酸化物半導体層を含み、 前記第1のトランジスタ乃至前記第8のトランジスタのそれぞれは、ソース-ゲート間電圧が-10V、ソース-ドレイン間電圧が1Vのときに、チャネル幅1μmあたりのオフ電流が1×10-13A以下であるシフトレジスタ。
IPC (7件)：
G11C 19/28 ,  H03K 19/017 ,  H01L 29/786 ,  H01L 21/822 ,  H01L 27/04 ,  H03K 17/00 ,  G11C 19/00
FI (7件)：
G11C19/28 D ,  H03K19/00 101F ,  H01L29/78 618B ,  H01L29/78 613Z ,  H01L27/04 F ,  H03K17/00 D ,  G11C19/00 J
Fターム (108件)：
5F038DF01 ,  5F038EZ02 ,  5F038EZ06 ,  5F038EZ08 ,  5F038EZ20 ,  5F110AA03 ,  5F110AA06 ,  5F110BB01 ,  5F110BB03 ,  5F110CC01 ,  5F110CC03 ,  5F110CC07 ,  5F110CC10 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD04 ,  5F110DD07 ,  5F110DD12 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110DD17 ,  5F110DD24 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE07 ,  5F110EE14 ,  5F110EE15 ,  5F110EE24 ,  5F110EE30 ,  5F110EE48 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF09 ,  5F110FF28 ,  5F110FF30 ,  5F110GG01 ,  5F110GG06 ,  5F110GG25 ,  5F110GG28 ,  5F110GG29 ,  5F110GG34 ,  5F110GG35 ,  5F110GG43 ,  5F110GG57 ,  5F110HK01 ,  5F110HK02 ,  5F110HK03 ,  5F110HK04 ,  5F110HK06 ,  5F110HK21 ,  5F110HK22 ,  5F110HK32 ,  5F110HK33 ,  5F110HL01 ,  5F110HM03 ,  5F110HM04 ,  5F110HM12 ,  5F110NN02 ,  5F110NN03 ,  5F110NN04 ,  5F110NN05 ,  5F110NN12 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24 ,  5F110NN25 ,  5F110NN27 ,  5F110NN33 ,  5F110NN34 ,  5F110NN36 ,  5F110NN40 ,  5F110NN71 ,  5F110NN72 ,  5F110PP01 ,  5F110PP02 ,  5F110PP10 ,  5F110PP13 ,  5F110PP29 ,  5F110PP35 ,  5F110QQ01 ,  5F110QQ06 ,  5F110QQ09 ,  5F110QQ19 ,  5J055AX21 ,  5J055BX17 ,  5J055DX13 ,  5J055EY10 ,  5J055EY21 ,  5J055EZ33 ,  5J055GX01 ,  5J055GX02 ,  5J055GX04 ,  5J055GX07 ,  5J055GX08 ,  5J055GX09 ,  5J056AA04 ,  5J056BB49 ,  5J056CC07 ,  5J056DD12 ,  5J056DD51 ,  5J056FF02 ,  5J056KK01
引用特許：
出願人引用 (3件)

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