特許
J-GLOBAL ID：201303052475628258

半導体メモリ試験装置

発明者：
藤原 正樹

藤原 正樹 について


出願人/特許権者：
株式会社アドバンテスト

株式会社アドバンテスト について


代理人 (1件)： 渡辺 喜平
公報種別：特許公報
出願番号（国際出願番号）：特願2001-225446
公開番号（公開出願番号）：特開2003-036695
特許番号：特許第4922506号
出願日： 2001年07月26日
公開日（公表日）： 2003年02月07日
請求項（抜粋）：
【請求項1】 試験対象となるメモリデバイスに所定の試験パターン信号を入力し、このメモリデバイスから出力される応答出力信号と所定の期待値データ信号を比較することにより、当該メモリデバイスの良否を判定する半導体メモリ試験装置であって、 前記メモリデバイスの内部セルに入力する試験パターン信号を発生させる第一のパターン発生手段と、 前記メモリデバイスのインターフェイス部に入力する試験パターン信号を発生させる第二のパターン発生手段と、 前記第一のパターン発生手段及び第二のパターン発生手段からの試験パターン信号を入力し、いずれか一方の試験パターン信号を前記メモリデバイスに対して出力する試験パターン信号切替え手段と、を備え、 前記試験パターン信号切替え手段が、 前記第二のパターン発生手段からの試験パターン信号の出力と前記第一のパターン発生手段からの試験パターン信号の出力を切り替えるための信号が予め設定,記憶された第一の記憶部と、 前記第一のパターン発生手段からの試験パターン信号の出力と前記第二のパターン発生手段からの試験パターン信号の出力を切り替えるための信号が予め設定,記憶された第二の記憶部と、 前記第二の記憶部からの信号及び所定の切替え制御信号を入力し、これら入力信号の論理積を出力する第一の論理積回路と、 前記第一の記憶部からの信号及び前記第一の論理積回路からの信号を入力、これら入力信号の論理積を出力する第二の論理積回路と、 前記第二の論理積回路からの信号を入力するとともに、前記第一のパターン発生手段及び第二のパターン発生手段からの試験パターン信号を入力し、いずれか一方の試験パターン信号を出力するパターン切替え部と、を備えたことを特徴とする半導体メモリ試験装置。
IPC (3件)：
G11C 29/10 ( 200 6.01) ,  G11C 29/56 ( 200 6.01) ,  G01R 31/28 ( 200 6.01)
FI (3件)：
G11C 29/00 657 B ,  G11C 29/00 651 Z ,  G01R 31/28 B
引用特許：
出願人引用 (3件) 審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM