特許
J-GLOBAL ID：201303052695980432
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
きさらぎ国際特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2012-107276
公開番号（公開出願番号）：特開2013-235956
出願日： 2012年05月09日
公開日（公表日）： 2013年11月21日
要約：
【課題】可変抵抗素子に流れるセル電流を適切に制御し、消費電力を削減する。【解決手段】メモリセルアレイは、第1配線と第2配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなる。制御部は、メモリセルアレイに印加される電圧を制御する。第1電極は可変抵抗素子の第1の面に接続される一方、第2電極は可変抵抗素子の第2の面に接続される。第1電極は金属により構成され、第2電極はN型ポリシリコンにより構成される。制御部は、メモリセルのセット動作を行う場合に、第2電極から第1電極に向かう方向に電流が流れるように電圧を印加し、N型ポリシリコンは、第2電極から第1電極に向かう方向に電流が流れるように電圧を印加された場合に第2電極と可変抵抗素子との間に空乏層が形成されるように構成される。【選択図】図6
請求項（抜粋）：
第1配線と第2配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイと、
前記メモリセルアレイに印加される電圧を制御する制御部と、
前記可変抵抗素子の第1の面に接続される第1電極と、
前記可変抵抗素子の第2の面に接続される第2電極と
を備え、
前記第1電極は金属により構成され、
前記第2電極はN型ポリシリコンにより構成され、
前記制御部は、前記メモリセルのセット動作を行う場合に、前記第2電極から前記第1電極に向かう方向に電流が流れるように電圧を印加し、
前記N型ポリシリコンは、前記第2電極から前記第1電極に向かう方向に電流が流れるように電圧を印加された場合に前記第2電極と前記可変抵抗素子との間に空乏層が形成されるように構成された
ことを特徴とする半導体記憶装置。
IPC (4件)：
H01L 27/105
, G11C 13/00
, H01L 45/00
, H01L 49/00
H01L27/10 448
, G11C13/00 110R
, G11C13/00 120A
, G11C13/00 120B
, H01L45/00 Z
, H01L49/00 Z
5F083FZ10
, 5F083GA05
, 5F083GA10
, 5F083JA31
, 5F083JA32
, 5F083JA35
, 5F083JA36
, 5F083JA37
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA43
, 5F083JA44
, 5F083JA60
, 5F083KA01
, 5F083KA05
, 5F083LA12
, 5F083LA16
