特許
J-GLOBAL ID：201303053489190103

不揮発性半導体記憶装置及びその製造方法

発明者：
森 伸二

森 伸二 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： きさらぎ国際特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2012-092622
公開番号（公開出願番号）：特開2013-222785
出願日： 2012年04月16日
公開日（公表日）： 2013年10月28日
要約：
【課題】高いキャリア移動度を維持しつつ、ボイドの移動を抑制する。【解決手段】 不揮発性半導体記憶装置100は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを備える。メモリストリングは、半導体基板上に所定の間隔で層間絶縁膜を挟んで積層された複数のワード線導電層と、半導体基板に対し垂直な方向にワード線導電層及び層間絶縁膜を貫通する貫通孔を備える。ゲート絶縁膜が、この貫通孔の内壁に沿って形成され、このゲート絶縁膜は電荷蓄積膜を含む。柱状半導体層が、ワード線導電層と共にゲート絶縁膜を挟むように貫通孔の内部に形成される。この記柱状半導体層は、炭素、酸素又は窒素を含む。【選択図】図3
請求項（抜粋）：
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを備え、 前記メモリストリングは、 半導体基板上に所定の間隔で層間絶縁膜を挟んで積層された複数のワード線導電層と、 前記半導体基板に対し垂直な方向に前記ワード線導電層及び前記層間絶縁膜を貫通する貫通孔と、 前記貫通孔の内壁に沿って形成され電荷蓄積膜を含むゲート絶縁膜と、 前記ワード線導電層と共に前記ゲート絶縁膜を挟むように前記貫通孔の内部に形成される柱状半導体層と を備え、 前記柱状半導体層は、 前記貫通孔の内部に前記ゲート絶縁膜に沿って且つ前記貫通孔の内部に空洞を有するように形成される第1半導体層と、 前記空洞を埋めるように形成される第2半導体層と を備え、 前記第2半導体層は、前記第1半導体層よりも炭素、酸素又は窒素の濃度が大きい ことを特徴とする不揮発性半導体記憶装置。
IPC (6件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 27/10 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792
FI (3件)：
H01L27/10 434 ,  H01L27/10 481 ,  H01L29/78 371
Fターム (31件)：
5F083EP18 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083GA01 ,  5F083GA09 ,  5F083GA10 ,  5F083GA27 ,  5F083HA06 ,  5F083JA04 ,  5F083JA19 ,  5F083JA39 ,  5F083JA40 ,  5F083KA01 ,  5F083KA05 ,  5F083KA11 ,  5F083LA08 ,  5F083MA06 ,  5F083MA19 ,  5F083MA20 ,  5F083PR05 ,  5F083ZA01 ,  5F101BA45 ,  5F101BB05 ,  5F101BD02 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BH21
引用特許：
審査官引用 (3件)

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