特許

J-GLOBAL ID：201303072533584801

個体別情報生成装置、暗号化装置、認証装置、及び個体別情報生成方法

発明者： 山本 大 ,  武仲 正彦 ,  伊藤 孝一 ,  落合 隆夫 ,  ▲崎▼山 一男 ,  岩本 貢 ,  太田 和夫
出願人/特許権者： 富士通株式会社 ,  国立大学法人電気通信大学
代理人 (2件)： 大菅 義之 ,  ▲徳▼永 民雄
公報種別：公開公報
出願番号（国際出願番号）：特願2011-279002
公開番号（公開出願番号）：特開2013-131869
出願日： 2011年12月20日
公開日（公表日）： 2013年07月04日
要約：

【課題】少ない回路規模で良好な再現性及び差異性を有する個体別情報の生成を可能にする。【解決手段】個体別情報生成装置100に、メモリ101と、検出部102と、生成部103とを備える。メモリ101はアドレス空間に配置されている。検出部102は、メモリ101を構成している複数のメモリセルに含まれている欠陥セルを検出する。生成部103は、検出部102が検出した欠陥セルを特定するアドレスの情報に基づいて個体別情報を生成する。【選択図】図5

請求項（抜粋）：

個体別情報を生成する装置であって、 アドレス空間に配置されているメモリ、 前記メモリを構成している複数のメモリセルに含まれている欠陥セルを検出する検出部、及び 前記検出部が検出した欠陥セルを特定するアドレスの情報に基づいて前記個体別情報を生成する生成部、 を備える個体別情報生成装置。

IPC (4件)：

H04L 9/32 ,  G06F 21/44 ,  H04L 9/08 ,  G09C 1/00

FI (4件)：

H04L9/00 673D ,  G06F21/20 144C ,  H04L9/00 601A ,  G09C1/00 640E

Fターム (12件)：

5J104AA07 ,  5J104AA16 ,  5J104EA04 ,  5J104EA15 ,  5J104JA03 ,  5J104JA21 ,  5J104KA02 ,  5J104NA02 ,  5J104NA05 ,  5J104NA37 ,  5J104NA38 ,  5J104NA39

引用特許：

審査官引用 (1件)

• 情報管理方法及び装置
  公報種別：公開公報   出願番号：特願平11-276961   出願人：ソニー株式会社

引用文献：

審査官引用 (1件)

• A Chip-ID Generating Circuit for Dependable LSI using Random Address Errors on Embedded SRAM and On-