特許
J-GLOBAL ID：201303087238082893

半導体素子のゲート電極形成方法

発明者：
李 相 益

李 相 益 について


出願人/特許権者：
エスケーハイニックス株式会社

エスケーハイニックス株式会社 について


代理人 (2件)： 笹島 富二雄 ,  西山 春之
公報種別：特許公報
出願番号（国際出願番号）：特願2001-139510
公開番号（公開出願番号）：特開2002-033478
特許番号：特許第4992150号
出願日： 2001年05月10日
公開日（公表日）： 2002年01月31日
請求項（抜粋）：
【請求項1】 半導体基板上にポリマー層を形成する第1ステップと、 前記ポリマー層上に、SiN、SiO2又はSiONからなるハードマスク層を形成する第1’ステップと、 前記ポリマー層を選択的にエッチングして、ポリマー層パターンを形成する第2ステップと、 前記ポリマー層パターンが形成された半導体基板の上面全体に、平坦化のための絶縁酸化膜を形成する第3ステップと、 前記ポリマー層パターンを研磨ストッパ層にして、前記ポリマー層に対する前記絶縁酸化膜の研磨選択比が大きい、SiO2、CeO2、Al2O3又はZrO2系列の研磨剤が含まれたスラリーを利用し、前記絶縁酸化膜を化学的機械研磨する第4ステップと、 前記ポリマー層パターンを除去して前記半導体基板の上面を露出させて、開口部を形成する第5ステップと、 前記開口部の底面の前記半導体基板上に、ゲート絶縁膜を形成する第6ステップと、 前記ゲート絶縁膜が形成された半導体基板の上面全体に電導膜を蒸着して、前記開口部を埋める第7ステップと、 前記絶縁酸化膜を研磨ストッパ層にして、前記電導膜を化学的機械研磨し、前記開口部内のみに前記電導膜を残留させる第8ステップと、 前記開口部内の前記電導膜の一部をエッチングして除去する第9ステップと、 前記電導膜の一部が除去された半導体基板の上面全体にマスク窒化膜を蒸着して、前記電導膜上部の開口部内を埋める第10ステップと、 前記絶縁酸化膜が露出されるまで、前記マスク窒化膜を化学的機械研磨する第11ステップと、 を順次行うことを特徴とする半導体素子のゲート電極形成方法。
IPC (9件)：
H01L 29/78 ( 200 6.01) ,  H01L 21/336 ( 200 6.01) ,  H01L 21/28 ( 200 6.01) ,  H01L 21/304 ( 200 6.01) ,  H01L 29/423 ( 200 6.01) ,  H01L 29/49 ( 200 6.01) ,  H01L 27/088 ( 200 6.01) ,  H01L 21/8234 ( 200 6.01) ,  H01L 21/306 ( 200 6.01)
FI (8件)：
H01L 29/78 301 G ,  H01L 29/78 301 P ,  H01L 21/28 301 R ,  H01L 21/28 301 S ,  H01L 21/304 622 X ,  H01L 29/58 G ,  H01L 27/08 102 C ,  H01L 21/306 M
引用特許：
出願人引用 (6件)
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審査官引用 (4件)
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