特許
J-GLOBAL ID：201303098235112750

半導体記憶装置及び半導体記憶装置の制御方法

発明者：
奥村 忠司

奥村 忠司 について


出願人/特許権者：
富士通セミコンダクター株式会社

富士通セミコンダクター株式会社 について


代理人 (2件)： 恩田 博宣 ,  恩田 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2011-160996
公開番号（公開出願番号）：特開2013-025848
出願日： 2011年07月22日
公開日（公表日）： 2013年02月04日
要約：
【課題】データを確実に書き込むこと。【解決手段】メモリセルC00に接続されたAポート用のビット線対BL0a,XBL0a間にはアシスト線AL0aが形成されている。ライトアンプはライトデータとライトコントロール信号に基づいて、ビット線BL0aと反転ビット線BL0aの電位を制御する。そして、ライトアンプは、HレベルからLレベルに遷移させた反転ビット線XBL0aをフローティング状態にする。アシストコントロールは、ライトコントロール信号に基づいて、アシスト線AL0aを、HレベルからLレベルへと急峻に立ち下げる。フローティング状態の反転ビット線XBL0aの電位は、容量結合されたアシスト線AL0aの電位変化により、低電位側の電源電圧VSSレベル(Lレベル)から更に低下する。【選択図】図4
請求項（抜粋）：
転送ゲートを介して接続されたビット線に応じた電位を保持するメモリセルと、 前記ビット線に沿って形成されたアシスト線と、 書き込み動作時に、制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とするライトアンプと、 書き込み動作時に、前記制御信号に応じたタイミングで前記アシスト線の電位を遷移させるアシスト線制御回路と、 を有することを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/41 ,  G11C 11/413
FI (2件)：
G11C11/40 C ,  G11C11/34 K
Fターム (5件)：
5B015HH03 ,  5B015JJ14 ,  5B015KA09 ,  5B015KB09 ,  5B015NN01
引用特許：
審査官引用 (2件)

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