演算処理制御装置および信号処理装置

発明者： , , , , ,
出願人/特許権者：
代理人 (1件)：ポレール特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2012-039960
公開番号（公開出願番号）：特開2013-175095
出願日： 2012年02月27日
公開日（公表日）： 2013年09月05日
要約：

【課題】プロセッサと複数メモリの回路において、信号波形が確定するまでの時間を短縮し、より高速なアクセスを可能とする回路構成を提供する。【解決手段】プロセッサ1が、複数メモリ5A、6、7の接続ラインにバススイッチ4を用いて信号反射の影響を受けにくいプロセッサとメモリが1対1または最遠端になる回路構成をつくり出す。また、バススイッチ4の開閉によるメモリへのタイミング遅延を調整するため、クロック位相調整用にPLL8を用いる。【選択図】図4

請求項（抜粋）：

プロセッサと送信終端抵抗を介して接続された高速メモリと、前記送信終端抵抗と前記高速メモリとに一端で接続されたバススイッチと、このバススイッチの他端に接続された中速メモリと、前記プロセッサからクロックを供給され、前記高速メモリと前記中速メモリに位相を調整したクロックを前記高速メモリと前記中速メモリとに供給するPLLと、前記プロセッサからアドレス信号を供給され、前記プロセッサが前記高速メモリにアクセスするとき前記バススイッチを開状態とし、前記プロセッサが前記中速メモリにアクセスするとき前記バススイッチを閉状態とするバススイッチ制御回路と、を有することを特徴とする演算処理制御装置。

IPC (2件)：

G06F 13/16 , G06F 12/00

FI (3件)：

G06F13/16 510C , G06F12/00 597C , G06F12/00 564A

Fターム (2件)：

5B060CC03 , 5B060MB01

引用特許：

審査官引用 (3件)

メモリシステム
公報種別：公開公報出願番号：特願2010-049461 出願人：株式会社リコー
情報処理システム
公報種別：公開公報出願番号：特願2000-105201 出願人：株式会社日立製作所
情報処理装置
公報種別：公開公報出願番号：特願2001-353365 出願人：松下電工株式会社

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