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J-GLOBAL ID：201402213122831936   整理番号：14A0552716

基数値推定アルゴリズムを備えた多値巡回ADCの実験実装

Experimental Implementation of Non-binary Cyclic ADCs with Radix Value Estimation Algorithm

著者 (4件)： SUGAWARA Rompei (Tokyo City Univ.) ,  SAN Hao (Tokyo City Univ.) ,  AIHARA Kazuyuki (Inst. of Industrial Sci., The Univ. of Tokyo) ,  HOTTA Masao (Tokyo City Univ.)
資料名： IEICE Transactions on Electronics (Web)  (IEICE Transactions on Electronics (Web))
巻： E97.C  号： 4  ページ： 308-315 (J-STAGE)  発行年： 2014年 
JST資料番号： U0468A  ISSN： 1745-1353  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 概念実証巡回アナログ-ディジタル変換器(ADC)を設計し,90nm CMOS技術で製作した。実験用プロトタイプの測定結果は,β展開に基づいた多値ADCを実現するために提案したスイッチドキャパシタ(SC)アーキテクチャの有効性を実証した。従来のバイナリADCとは異なり,SC乗算型アナログ-ディジタル変換器(MDAC)のための単純な1ビット/ステップ構造を,β(1<β<2)による残留増幅を提示するために提案した。基数βをもつ多元ADCの冗長性は,コンパレータのオフセット,コンデンサの不整合およびアンプの有限DCゲインにより生じる非線形変換誤差を許容し,MDACで使われる。また,多値復号化のためのβの実効値を得るために基数値推定アルゴリズムも採用した。これは,単純な変換シーケンスとディジタル回路の付加により実現できる。結果として,高分解能ADCのための,高利得広帯域アンプと回路要素の必要な精度のパワーペナルティは,回路設計が大幅に簡略化できるように,大きく緩和された。実現したADCは,低いDC利得(<50dB)をもつオペアンプを使っても,1.4Vのアナログ回路において780μWを消費し,0.25×0.26mm²のアクティブ領域を占めながら,測定ピーク60.44dBの信号雑音歪比(SNDR)を達成した。(翻訳著者抄録)

シソーラス用語： *AD変換器 ,  *電子技術 ,  行為 ,  *SC回路 ,  コンパレータ ,  コンデンサ ,  ペナルティ ,  多値符号
準シソーラス用語： ADC【変換器】 ,  *CMOS技術 ,  *スイッチドキャパシタ回路網 ,  *パワーペナルティ ,  巡回 ,  非線形

分類 (2件)： AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T)

引用文献 (18件)：

• [1] M. Hesener, T. Eichler, A. Hanneberg, D. Herbison, F. Kuttner, and H. Wenske, “A 14b 40MS/s redundant SAR ADC with 480MHz clock in 0.13µm CMOS,” Tech. Digest of ISSCC, pp.248-249, San Francisco, Feb. 2007.
• [2] T. Ogawa, H. Kobayashi, Y. Takahashi, N. Takai, M. Hotta, H. San, T. Matsuura, A. Abe, K. Yagi, and T. Mori, “SAR ADC algorithm with redundancy and digital error correction,” IEICE Trans. Fundamentals, vol.E93-A, no.2, pp.415-423, Feb. 2010.
• [3] S. Lewis and P. Gray, “A pipelined 5-Msample/s 9-bit analog-to-digital converter,” IEEE J. Solid-State Circuits, vol.SC-22, no.6, pp.954-961, Dec. 1987.
• [4] S. Lewis, H. Fetterman, G. Gross, Jr., R. Ramachandran, and T. Viswanathan, “A 10-b 20-Msample/s analog-to-digital converter,” IEEE J. Solid-State Circuits, vol.27, pp.351-358, March 1992.
• [5] T. Cho and P.R. Gray, “A 10-b, 20-Msample/s, 35-mW pipeline A/D converter,” IEEE J. Solid-State Circuits, vol.30, pp.166-172, March 1995.

タイトルに関連する用語 (7件)： 基数 ,  推定アルゴリズム ,  多値 ,  巡回 ,  ADC ,  実験 ,  実装