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J-GLOBAL ID：201402226462422318   整理番号：14A0409114

一グループの非平衡CMOSアービタを用いた2.6~4.2ps分解能を備えたフラッシュTDC

A Flash TDC with 2.6-4.2ps Resolution Using a Group of UnbalancedCMOS Arbiters

著者 (6件)： KOMATSU Satoshi (VLSI Design and Education Center (VDEC), The Univ. of Tokyo) ,  J. YAMAGUCHI Takahiro (ADVANTEST Laboratories Ltd.) ,  ABBAS Mohamed (VLSI Design and Education Center (VDEC), The Univ. of Tokyo) ,  MAI KHANH Nguyen Ngoc (VLSI Design and Education Center (VDEC), The Univ. of Tokyo) ,  TANDON James (VLSI Design and Education Center (VDEC), The Univ. of Tokyo) ,  ASADA Kunihiro (VLSI Design and Education Center (VDEC), The Univ. of Tokyo)
資料名： IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers))
巻： E97-A  号： 3  ページ： 777-780 (J-STAGE)  発行年： 2014年 
JST資料番号： F0699C  ISSN： 0916-8508  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,固有遅延オフセットを決定要素へ統合するため非平衡アービタを用いる新しいTDC(時間ディジタル変換器)回路を提案した。交差結合標準NANDセルにより非平衡アービタを実装し,NANDセルの組み合わせにより二つの入力信号間のタイミングオフセットを決定した。新しい回路を検証するためシミュレーションおよび測定を行った。これは入力信号の傾斜制御による可変時間差分領域をもたらした。提案のフラッシュTDCではアービタのために標準セルライブラリのNANDセルのみを用いるため,代表的ディジタル回路設計フローにおけるソフトマクロとしてTDCを簡単に利用できるようになった。(翻訳著者抄録)

シソーラス用語： *半導体集積回路 ,  *電子回路 ,  時間分解能 ,  フラッシュメモリ ,  *信号変換器 ,  結合 ,  NAND回路 ,  調整 ,  ライブラリ【計算機】 ,  計算機プログラム ,  セルライブラリ ,  *CMOS集積回路
準シソーラス用語： *CMOS回路 ,  *アービタ ,  タイミングオフセット ,  マクロ ,  交差結合 ,  *時間ディジタル変換器

分類 (2件)： 半導体集積回路  (NC03162T) ,  その他の電子回路  (NC05090X)

引用文献 (7件)：

• [1] J. Borremans, K. Vengattaramane, V. Giannini, B. Debaillie, W. Thillo, and J. Craninckx, “A 86MHz-12GHz digital-intensive PLL for software-defined radios, using a 6fJ/step TDC in 40nm digital CMOS,” IEEE J. Solid-State Circuits, vol.45, no.10, pp.2116-2129, Oct. 2010.
• [2] P.M. Levine and G.W. Roberts, “High-resolution flash time-to-digital conversion and calibration for system-on-chip testing,” IEE Proc. Comput. Digit. Tech., vol.152, no.3, pp.415-426, May 2005.
• [3] V. Gutnik and A. Chandrakasan, “On-chip picosecond time measurement,” IEEE Symp. on VLSI Circuits Dig. Tech. Papers, pp.52-53, June 2000.
• [4] N. Minas, D. Kinniment, K. Heron, and G. Russel, “A high-resolution flash TDC taking into account process variability,” Proc. IEEE Int. Sym. Asynchronous Circuits Syst., pp.163-174, Berkeley, CA, March 2007.
• [5] M. Zanuso, S. Levantino, A. Puggelli, C. Samori, and A.L. Lacaita, “TDC with 3-ps resolution and digital linearization algorithm,” Proc. European Solid-State Circuits Conference, pp.262-265, Sept. 2010.

タイトルに関連する用語 (7件)： グループ ,  非平衡 ,  CMOS ,  アービタ ,  分解能 ,  フラッシュ ,  TDC