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J-GLOBAL ID：201402228711878184   整理番号：14A0855154

ゲートオールアラウンドナノワイヤトンネリングFETのコンパクト解析的ドレイン電流モデル

Compact Analytical Drain Current Model of Gate-All-Around Nanowire Tunneling FET

著者 (2件)： VISHNOI Rajat (IIT Delhi, New Delhi, IND) ,  KUMAR M. Jagadesh (IIT Delhi, New Delhi, IND)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 61  号： 7  ページ： 2599-2603  発行年： 2014年07月 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： トンネル電界効果トランジスタ(TFET)は60mV/decadeより小さいSSを示し,オフ状態リーク電流が小さくSCEが無いが,オン電流が小さくDIBL効果を受けるという問題がある。ゲートオールアラウンド(GAA)構造はこれらの問題を解決できる。円形断面長チャネルp型GAA NW TFETにたいする表面ポテンシャルとドレイン電流の2D解析モデルを示す。本モデルはドレイン電圧,ゲートメタル仕事関数,酸化膜厚,シリコンNWの半径を含み,完全空乏化チャネルは仮定していない。提案するモデルは印加ゲートバイアスによるトンネリング体積の変動も含んでいる。モデルを3D数値シミュレーションで確かめると,サブ閾値領域を除いて全てのゲート電圧で正確なことが分かった。

シソーラス用語： 素子構造 ,  ナノワイヤ ,  *FET【トランジスタ】 ,  表面電位 ,  電流 ,  解析モデル ,  シミュレーション ,  電流電圧特性
準シソーラス用語： TFET ,  *ゲートオールアラウンド ,  *コンパクトモデル ,  *ドレイン電流 ,  トンネル電界効果トランジスタ ,  数値シミュレーション ,  表面ポテンシャル

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (5件)： FET ,  コンパクト ,  解析 ,  ドレイン電流 ,  モデル