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J-GLOBAL ID：201402245004441774   整理番号：14A0898561

機能的k時間展開モデルのテスト容易性評価

An Evaluation for Testability of Functional k-Time Expansion Models

著者 (4件)： 増田哲也 (日本大 大学院生産工学研究科) ,  西間木淳 (日本大 大学院生産工学研究科) ,  細川利典 (日本大 生産工) ,  藤原秀雄 (大阪学院大 情報)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 114  号： 99(DC2014 10-17)  ページ： 45-50  発行年： 2014年06月13日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 短報  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： データパスを対象とした効率的なテスト生成手法として,機能的k時間展開モデルを用いたテスト生成法が提案されている。機能的k時間展開モデルを用いたテスト生成法では,データパス回路に対して複数の時間展開モデルを生成し,テスト生成を行う。さらに,生成された時間展開モデルの動作を実現するために,コントローラの拡大が実行される。コントローラ拡大によるハードウェアオーバヘッドの増加を抑えるため,生成される時間展開モデル数に制約が与えられている。機能的k時間展開モデルを用いたテスト生成において,高い故障検出率を達成するためには,テスト容易性の高い時間展開モデルの生成が重要となる。従来手法では,機能的k時間展開モデルの時間展開数のみがテスト容易性の評価基準として用いられる。しかしながら,時間展開数以外にテスト容易性に影響を与える要素が考えられる。本論文では,従来手法と比較してよりテスト容易性の高い機能的k時間展開モデルの生成法を検討するために,機能的k時間展開モデルのテスト容易性の評価を行う。実験では,例題回路に対して複数の機能的k時間展開モデルを生成し,各時間展開モデルの,検出故障数,テスト生成時間を評価する。(著者抄録)

シソーラス用語： LSI【IC】 ,  *データパス ,  モデリング ,  *時間発展 ,  試験 ,  可試験性 ,  *故障検出
準シソーラス用語： *テスト生成 ,  レジスタ転送レベル

分類 (2件)： 半導体集積回路  (NC03162T) ,  固体デバイス計測・試験・信頼性  (NC03040G)

引用文献 (12件)：

• 藤原 秀雄,“ディジタルシステムの設計とテスト”, 工学図書株式会社,2004.
• M.C.McFarland, A.C.Parker, R.Camposano,“The high-level synthesis of digital systems”, Proc. IEEE, pp.301-318,1990.
• 高崎智也,井上智生,藤原秀雄,”無閉路部分スキャン設計に基づくデータパスのテスト容易化高位合成におけるバインディング手法“,電子情報通信学会論文誌(DI), Vol.J83-D-I No.2, pp.282-292,2000
• M.T.-C. Lee, W. H. Wolf, and N. K. Jha, “Behavioral synthesis for easy testability in data path allocation” , Int. Conf. Computer Design, pp. 29 -32 ,Oct.1992.
• M.T.-C. Lee, W. H. Wolf, and N. K. Jha, “Behavioral synthesis for easy testability in data path scheduling”, IEEE International Conference on Computer-Aided Design, pp.616 -619 , 1992.

タイトルに関連する用語 (4件)： 時間展開 ,  モデル ,  テスト容易性 ,  評価