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J-GLOBAL ID：201402283524001342   整理番号：14A0701415

22nm CMOSによる100%安定なセキュアな鍵生成のための0.19pJ/s PVT変動耐性ハイブリッド型の物理的にクローン不可能な機能回路

A 0.19pJ/b PVT-Variation-Tolerant Hybrid Physically Unclonable Function Circuit for 100% Stable Secure Key Generation in 22nm CMOS

著者 (10件)： MATHEW Sanu K. (Intel, OR) ,  SATPATHY Sudhir K. (Intel, OR) ,  ANDERS Mark A. (Intel, OR) ,  KAUL Himanshu (Intel, OR) ,  HSU Steven K. (Intel, OR) ,  AGARWAL Amit (Intel, OR) ,  CHEN Gregory K. (Intel, OR) ,  PARKER Rachael J. (Intel, OR) ,  KRISHNAMURTHY Ram K. (Intel, OR) ,  DE Vivek (Intel, OR)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2014  ページ： 278-279,279(1)  発行年： 2014年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

シソーラス用語： CMOS構造 ,  *信号発生 ,  *電子回路 ,  ハイブリッド方式 ,  複写 ,  *認証 ,  *暗号鍵
準シソーラス用語： *暗号鍵生成 ,  *電子認証

分類 (4件)： その他の電子回路  (NC05090X) ,  半導体集積回路  (NC03162T) ,  データ保護  (JD01020V) ,  符号理論  (ND02030R)

タイトルに関連する用語 (7件)： CMOS ,  鍵生成 ,  PVT ,  耐性 ,  ハイブリッド型 ,  物理 ,  クローン