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J-GLOBAL ID：201402285650621022   整理番号：14A0540531

低電力エリア最適化トランケーション・マルチプライヤアーキテクチャ

Low Power and Area Optimized Truncated Multiplier Architecture

著者 (2件)： SELVAKUMAR J. (SRM Univ., Chennai, IND) ,  BHASKAR Vidhya Charan (SRM Univ., Chennai, IND)
資料名： IET Conference Publications  (IET Conference Publications)
巻： 624  ページ： 168-173  発行年： 2012年 
JST資料番号： B0665A  ISSN： 0537-9989  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 電力と打ち切り乗算の最適化を図ったマルチプレクサに基づく,低電力で打ち切り誤差の少ないマルチプライヤのためのアーキテクチャを提案した。信号処理用VLSIにとって,打ち切り誤差が最小の低電力マルチプライヤは必須である。しかし,計算速度向上のために使用されてきた従来の並列マルチプライヤは,素子エリアの広大化と電力消費の上昇をもたらした。提案したマルチプライヤでは,トランジスタ数とピーク消費電力の削減のための2つの新しい構造を導入した。180nm技術ライブラリを用いたHSPICE環境でのシミュレーション結果は,提案方式の有用性を示した。

シソーラス用語： *乗算器 ,  多重装置 ,  省エネルギー ,  ルックアップテーブル ,  SPICEプログラム
準シソーラス用語： *マルチプライヤ ,  マルチプレクサ ,  HSPICE

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： 低電力 ,  エリア ,  最適化